JPH05191767A - デジタルビデオデータの記憶装置及び方法並びに読出し方法 - Google Patents
デジタルビデオデータの記憶装置及び方法並びに読出し方法Info
- Publication number
- JPH05191767A JPH05191767A JP4119245A JP11924592A JPH05191767A JP H05191767 A JPH05191767 A JP H05191767A JP 4119245 A JP4119245 A JP 4119245A JP 11924592 A JP11924592 A JP 11924592A JP H05191767 A JPH05191767 A JP H05191767A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- significant bit
- memory
- address signal
- pixels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/015—High-definition television systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/012—Conversion between an interlaced and a progressive signal
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Graphics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Image Input (AREA)
- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【目的】 高精細度ビデオデータを飛越し又は順次フォ
ーマットでメモリからアクセスしうるように、該データ
をメモリに書込む装置及び方法を提供すること。 【構成】 ＭＸピクセルを含むデジタルビデオデータを
記憶する装置において、ＭＺ・Ｙ位置の格子の中に位置
して直線的にアクセス可能なメモリ位置をもつメモリ手
段２０と、上記データをメモリ手段にＭピクセルのブロ
ックで書込むメモリアクセス手段とを設け、該メモリア
クセス手段に上記データのＭピクセルの各ブロックに対
するアドレス信号を発生するアドレス発生手段３０を設
けた。
ーマットでメモリからアクセスしうるように、該データ
をメモリに書込む装置及び方法を提供すること。 【構成】 ＭＸピクセルを含むデジタルビデオデータを
記憶する装置において、ＭＺ・Ｙ位置の格子の中に位置
して直線的にアクセス可能なメモリ位置をもつメモリ手
段２０と、上記データをメモリ手段にＭピクセルのブロ
ックで書込むメモリアクセス手段とを設け、該メモリア
クセス手段に上記データのＭピクセルの各ブロックに対
するアドレス信号を発生するアドレス発生手段３０を設
けた。
Description
【０００１】
【産業上の利用分野】本発明は、データをメモリから直
線的にアクセスできる（読出せる）ように高精細度映像
（ビデオ）信号をメモリに書込む方法及び装置並びにメ
モリから読出す方法に関するものである。もっと詳しく
いえば、本発明は、データをメモリから選択したフォー
マット（飛越しフォーマット又は順次フォーマットのい
ずれか）でアクセスできるように、高精細度ビデオフレ
ームを表すデータをメモリに書込む方法及び装置並びに
メモリから読出す方法である。
線的にアクセスできる（読出せる）ように高精細度映像
（ビデオ）信号をメモリに書込む方法及び装置並びにメ
モリから読出す方法に関するものである。もっと詳しく
いえば、本発明は、データをメモリから選択したフォー
マット（飛越しフォーマット又は順次フォーマットのい
ずれか）でアクセスできるように、高精細度ビデオフレ
ームを表すデータをメモリに書込む方法及び装置並びに
メモリから読出す方法である。
【０００２】
【従来の技術】高精細度デジタルビデオに対して提案さ
れたＳＭＰＴＥ−２４０Ｍ規格は、ＳＭＰＴＥ−２４０
Ｍビデオ信号の各フレームが２２００×１１２５の画素
（ピクセル）より成り、そのフレームレートが毎秒３０
ビデオフレームであるべきことを規定している。走査線
（ライン）当たり２２００のピクセルには、１９２０の
能動ビデオピクセルと水平ブランキング期間を構成する
２８０ピクセルとが含まれる。各フレームに割当てられ
た１１２５ラインのうち、１０３５ラインは偶数及び奇
数のフィールドを表し、９０ラインは垂直ブランキング
期間を構成する。垂直ブランキング期間には、同期情報
が含まれる。
れたＳＭＰＴＥ−２４０Ｍ規格は、ＳＭＰＴＥ−２４０
Ｍビデオ信号の各フレームが２２００×１１２５の画素
（ピクセル）より成り、そのフレームレートが毎秒３０
ビデオフレームであるべきことを規定している。走査線
（ライン）当たり２２００のピクセルには、１９２０の
能動ビデオピクセルと水平ブランキング期間を構成する
２８０ピクセルとが含まれる。各フレームに割当てられ
た１１２５ラインのうち、１０３５ラインは偶数及び奇
数のフィールドを表し、９０ラインは垂直ブランキング
期間を構成する。垂直ブランキング期間には、同期情報
が含まれる。
【０００３】垂直ブランキング期間の９０ライン中４ラ
インは、１特定クレームに固有の特別情報を含むのがよ
い。また、全部で１０８０ライン（垂直ブランキング期
間ラインの４５ラインを含む）を正方形ピクセルの作成
に使用できるのがよい。
インは、１特定クレームに固有の特別情報を含むのがよ
い。また、全部で１０８０ライン（垂直ブランキング期
間ラインの４５ラインを含む）を正方形ピクセルの作成
に使用できるのがよい。
【０００４】高精細度ビデオフレームを構成する１９２
０×１０８０＝２，０７３，６００ピクセルを標準の
「２メガバイト」メモリ（２21＝２，０９７，１５２ピ
クセルの記憶容量をもつメモリ）に記憶できれば、好都
合である。また、ピクセルを「飛越し」フォーマット又
は「順次」フォーマットのいずれかのフォーマットでメ
モリから容易に読出せるように、１９２０×１０８０ピ
クセルを標準の２メガバイトのメモリに記憶できること
が望ましい。
０×１０８０＝２，０７３，６００ピクセルを標準の
「２メガバイト」メモリ（２21＝２，０９７，１５２ピ
クセルの記憶容量をもつメモリ）に記憶できれば、好都
合である。また、ピクセルを「飛越し」フォーマット又
は「順次」フォーマットのいずれかのフォーマットでメ
モリから容易に読出せるように、１９２０×１０８０ピ
クセルを標準の２メガバイトのメモリに記憶できること
が望ましい。
【０００５】ビデオ信号を飛越しフォーマットで送信す
る（又は該信号をメモリから飛越しフォーマットで読出
す）には、各フレームの偶数フィールドの前に該フレー
ムの奇数フィールドを送信する（又は読出す）必要があ
る。すなわち、各フレームの奇数番能動ビデオラインを
偶数番能動ビデオラインの前に送信する（又は読出す）
必要がある。かような飛越しフォーマットのビデオ信号
をビデオモニタに表示する場合、該モニタに偶数ライン
のどれかが現れる前に奇数ラインが全部現れる。
る（又は該信号をメモリから飛越しフォーマットで読出
す）には、各フレームの偶数フィールドの前に該フレー
ムの奇数フィールドを送信する（又は読出す）必要があ
る。すなわち、各フレームの奇数番能動ビデオラインを
偶数番能動ビデオラインの前に送信する（又は読出す）
必要がある。かような飛越しフォーマットのビデオ信号
をビデオモニタに表示する場合、該モニタに偶数ライン
のどれかが現れる前に奇数ラインが全部現れる。
【０００６】ビデオ信号を順次フォーマットで送信する
（又は読出す）には、１フレームの能動ビデオラインを
連続順に（ライン１の次にライン２、その次にライン
３、‥‥）送信する（又は読出す）必要がある。順次フ
ォーマットの信号をビデオモニタに表示する場合、ライ
ンは同じ順序でモニタのスクリーンに現れる（奇数ライ
ンが各偶数ラインの前に直ちに現れる）。
（又は読出す）には、１フレームの能動ビデオラインを
連続順に（ライン１の次にライン２、その次にライン
３、‥‥）送信する（又は読出す）必要がある。順次フ
ォーマットの信号をビデオモニタに表示する場合、ライ
ンは同じ順序でモニタのスクリーンに現れる（奇数ライ
ンが各偶数ラインの前に直ちに現れる）。
【０００７】高精細度ビデオフレームを表すデータをメ
モリから選択したフォーマット（飛越し又は順次フォー
マット）で効率よく読出せるように、該データをメモリ
に書込むにはどうすればよいかについては、本発明の前
には何も知られていなかった。
モリから選択したフォーマット（飛越し又は順次フォー
マット）で効率よく読出せるように、該データをメモリ
に書込むにはどうすればよいかについては、本発明の前
には何も知られていなかった。
【０００８】
【発明が解決しようとする課題】本発明の課題は、高精
細度ビデオフレームを表すデータをメモリから選択した
フォーマット（飛越し又は順次フォーマット）でアクセ
スできるように、該データをメモリに書込む方法及び装
置並びにメモリから読出す方法を提供することである。
細度ビデオフレームを表すデータをメモリから選択した
フォーマット（飛越し又は順次フォーマット）でアクセ
スできるように、該データをメモリに書込む方法及び装
置並びにメモリから読出す方法を提供することである。
【０００９】
【課題を解決するための手段及び作用】本発明は、請求
項１〜１１に記載の装置及び請求項１２〜２５に記載の
方法により上記の課題を解決した。本発明の好適な実施
例では、データをメモリに１２８ピクセルのブロック
で、各ブロックに対する１４ビットのアドレスと共に書
込む。この実施例は、記憶したデータを飛越しフォーマ
ット又は順次フォーマットのいずれかでメモリより直線
的にアクセスできるように、ＳＭＰＴＥ−２４０Ｍフォ
ーマットの高精細度ビデオフレームを表すデータをメモ
リに書込むのに極めて有用である。通常、データはメモ
リに書込む前は飛越しフォーマットの状態にある。
項１〜１１に記載の装置及び請求項１２〜２５に記載の
方法により上記の課題を解決した。本発明の好適な実施
例では、データをメモリに１２８ピクセルのブロック
で、各ブロックに対する１４ビットのアドレスと共に書
込む。この実施例は、記憶したデータを飛越しフォーマ
ット又は順次フォーマットのいずれかでメモリより直線
的にアクセスできるように、ＳＭＰＴＥ−２４０Ｍフォ
ーマットの高精細度ビデオフレームを表すデータをメモ
リに書込むのに極めて有用である。通常、データはメモ
リに書込む前は飛越しフォーマットの状態にある。
【００１０】高精細度ビデオフレームを表す１９２０×
１０８０（＝２，０７３，６００）ピクセルを記憶する
ため、本発明の好適実施例では、２メガバイト・メモリ
（容量は２21＝２，０９７，１５２ピクセル）及び３２
キロバイトＰＲＯＭ（又はＰＡＬ）回路を有する。３２
キロバイト回路は、それぞれサイズが１６，３８４バイ
トの２つの参照表（ルックアップテーブル）を有する。
飛越し記憶モードでは、本装置は、（データを飛越しフ
ォーマットでメモリから直線的にアクセスできるよう
に）メモリに書込まれるピクセルブロックに対し「飛越
しフォーマット」メモリアドレスを付与するのに、一方
の参照表を使用する。順次記憶モードでは、本装置は、
（データを順次フォーマットでメモリから直線的にアク
セスできるように）メモリに書込まれるピクセルブロッ
クに対し「順次フォーマット」メモリアドレスを付与す
るのに、他方の参照表を使用する。
１０８０（＝２，０７３，６００）ピクセルを記憶する
ため、本発明の好適実施例では、２メガバイト・メモリ
（容量は２21＝２，０９７，１５２ピクセル）及び３２
キロバイトＰＲＯＭ（又はＰＡＬ）回路を有する。３２
キロバイト回路は、それぞれサイズが１６，３８４バイ
トの２つの参照表（ルックアップテーブル）を有する。
飛越し記憶モードでは、本装置は、（データを飛越しフ
ォーマットでメモリから直線的にアクセスできるよう
に）メモリに書込まれるピクセルブロックに対し「飛越
しフォーマット」メモリアドレスを付与するのに、一方
の参照表を使用する。順次記憶モードでは、本装置は、
（データを順次フォーマットでメモリから直線的にアク
セスできるように）メモリに書込まれるピクセルブロッ
クに対し「順次フォーマット」メモリアドレスを付与す
るのに、他方の参照表を使用する。
【００１１】飛越し及び順次の両記憶モードにおいて、
１つの高精細度ビデオフレーム全体を表すピクセルブロ
ックを線形マップメモリに、所望のフォーマット（飛越
し又は順次）で直線的に該メモリにアクセスできるよう
に書込む。
１つの高精細度ビデオフレーム全体を表すピクセルブロ
ックを線形マップメモリに、所望のフォーマット（飛越
し又は順次）で直線的に該メモリにアクセスできるよう
に書込む。
【００１２】
【実施例】図１は本発明の第１実施例を示すブロック
図、図２は図１の線形マップメモリにおけるメモリ位置
を示す図である。本実施例は、高精細度ビデオフレーム
を表す１９２０×１０８０＝２，０７３，６００ピクセ
ル（又は各ラインが１９２０ピクセルを含む１０９２ラ
インまでのビデオデータ）を標準の２メガバイトメモリ
に記憶するのに特に有用である。しかし、本発明の範囲
内においてこれら実施例の変形を設計することは、当業
者にとって容易であろう。また、高精細度ビデオデータ
を表す他のデジタル信号を記憶してもよい。
図、図２は図１の線形マップメモリにおけるメモリ位置
を示す図である。本実施例は、高精細度ビデオフレーム
を表す１９２０×１０８０＝２，０７３，６００ピクセ
ル（又は各ラインが１９２０ピクセルを含む１０９２ラ
インまでのビデオデータ）を標準の２メガバイトメモリ
に記憶するのに特に有用である。しかし、本発明の範囲
内においてこれら実施例の変形を設計することは、当業
者にとって容易であろう。また、高精細度ビデオデータ
を表す他のデジタル信号を記憶してもよい。
【００１３】図１において、記憶しようとするデジタル
データストリーム（一連のデータ）（以下「書込みデー
タ」という。）は、線形マップのメモリ２０の入力に供
給する。該データは、高精細度ビデオフレームを表すＭ
Ｘピクセルより成る。ただし、Ｍ及びＸは整数である。
該データは、例えば中央処理ユニットＣＰＵ（図示せ
ず）から供給される、外部で発生された制御信号（「Ｃ
ＰＵアクセス」信号）に応動して、メモリ２０に書込ま
れたりメモリ２０から読出されたりする。
データストリーム（一連のデータ）（以下「書込みデー
タ」という。）は、線形マップのメモリ２０の入力に供
給する。該データは、高精細度ビデオフレームを表すＭ
Ｘピクセルより成る。ただし、Ｍ及びＸは整数である。
該データは、例えば中央処理ユニットＣＰＵ（図示せ
ず）から供給される、外部で発生された制御信号（「Ｃ
ＰＵアクセス」信号）に応動して、メモリ２０に書込ま
れたりメモリ２０から読出されたりする。
【００１４】メモリ２０は、そのメモリ位置が行及び列
の格子の中にあり、該格子の連続する行又は列に記憶さ
れたデータを順次読出しうるように直線的アクセスが可
能なものでなければならない。メモリ２０は、Ｙ行（又
は列）及びＭＺ列（又は行）のメモリ位置をもつ線形マ
ップのメモリがよい。ただし、Ｙ及びＺは整数であり、
Ｍは前に指定したものと同じ整数である。メモリ２０の
サイズ（したがってコスト）をできるだけ少なくするた
め、積ＹＺはＸに等しくすべきである。
の格子の中にあり、該格子の連続する行又は列に記憶さ
れたデータを順次読出しうるように直線的アクセスが可
能なものでなければならない。メモリ２０は、Ｙ行（又
は列）及びＭＺ列（又は行）のメモリ位置をもつ線形マ
ップのメモリがよい。ただし、Ｙ及びＺは整数であり、
Ｍは前に指定したものと同じ整数である。メモリ２０の
サイズ（したがってコスト）をできるだけ少なくするた
め、積ＹＺはＸに等しくすべきである。
【００１５】本発明においては、データをかような線形
マップメモリにＭピクセルのブロックで記憶し、各ブロ
ックをアドレスで識別する。本発明は２つ以上のデータ
記憶モードを有し、各ピクセルブロックのアドレスの最
上位ビット（ＭＳＢ）を決めるため、各モードで異なる
アルゴリズムを用いる。
マップメモリにＭピクセルのブロックで記憶し、各ブロ
ックをアドレスで識別する。本発明は２つ以上のデータ
記憶モードを有し、各ピクセルブロックのアドレスの最
上位ビット（ＭＳＢ）を決めるため、各モードで異なる
アルゴリズムを用いる。
【００１６】例えば本発明の好適実施例では、Ｍ＝１２
８、Ｘ＝（１５×１０８０）、Ｙ＝１０２４、Ｚ＝１６
とする。この場合、書込みデータは（１５×１２８）×
１０８０＝１９２０×１０８０＝２，０７３，６００ピ
クセルより成り、これはＳＭＰＴＥ−２４０Ｍ高精細度
ビデオフレームを構成するものと一致する。メモリ２０
はまた、図２に配置されたようなメモリ素子を有する型
式の標準２メガバイトメモリのチップ（集積回路）とす
る。図２の２メガバイトメモリは、Ｙ＝１０２４行及び
Ｍ×Ｚ＝２０４８列のメモリ素子を有し、したがって各
行は２０４８メモリ素子を有する。この２メガバイトメ
モリの記憶容量は２21＝２，０９７，１５２ピクセルで
あるから、記憶した各ピクセルを識別するのに２１ビッ
トのアドレスで十分である。
８、Ｘ＝（１５×１０８０）、Ｙ＝１０２４、Ｚ＝１６
とする。この場合、書込みデータは（１５×１２８）×
１０８０＝１９２０×１０８０＝２，０７３，６００ピ
クセルより成り、これはＳＭＰＴＥ−２４０Ｍ高精細度
ビデオフレームを構成するものと一致する。メモリ２０
はまた、図２に配置されたようなメモリ素子を有する型
式の標準２メガバイトメモリのチップ（集積回路）とす
る。図２の２メガバイトメモリは、Ｙ＝１０２４行及び
Ｍ×Ｚ＝２０４８列のメモリ素子を有し、したがって各
行は２０４８メモリ素子を有する。この２メガバイトメ
モリの記憶容量は２21＝２，０９７，１５２ピクセルで
あるから、記憶した各ピクセルを識別するのに２１ビッ
トのアドレスで十分である。
【００１７】本発明者は、データをメモリに１２８のブ
ロックで書込めば、２１ビットアドレスの１４ビットの
みが動的（ｄｙｎａｍｉｃ）であることを認めた。した
がって、図１に示すように、２１ビットのカウンタ１０
及び３２キロバイト回路３０（容量３２，７６８バイ
ト）で十分に、メモリ２０内に２，０９７，１５２ピク
セルを記憶するための２組のアドレスを発生することが
できる。
ロックで書込めば、２１ビットアドレスの１４ビットの
みが動的（ｄｙｎａｍｉｃ）であることを認めた。した
がって、図１に示すように、２１ビットのカウンタ１０
及び３２キロバイト回路３０（容量３２，７６８バイ
ト）で十分に、メモリ２０内に２，０９７，１５２ピク
セルを記憶するための２組のアドレスを発生することが
できる。
【００１８】２１ビットのカウンタ１０が出す７個の最
下位（ＬＳＢ）アドレスビットは、メモリ２０に直接供
給する。カウンタ１０が出す１４個の最上位（ＭＳＢ）
アドレスビットは、上記回路３０の入力に供給する。
下位（ＬＳＢ）アドレスビットは、メモリ２０に直接供
給する。カウンタ１０が出す１４個の最上位（ＭＳＢ）
アドレスビットは、上記回路３０の入力に供給する。
【００１９】上記回路３０は、参照表３２及び３４を有
する。各参照表３２及び３４は、１６，３８４（＝Ｙ
Ｚ）バイトのサイズをもつ。これらの参照表は、一度に
どちらか選択した一方のみを用いる。飛越し記憶モード
では、参照表３２のみ動作させる（表３４は不動作とす
る）。順次記憶モードでは、参照表３４のみ動作させる
（表３２は不動作とする）。
する。各参照表３２及び３４は、１６，３８４（＝Ｙ
Ｚ）バイトのサイズをもつ。これらの参照表は、一度に
どちらか選択した一方のみを用いる。飛越し記憶モード
では、参照表３２のみ動作させる（表３４は不動作とす
る）。順次記憶モードでは、参照表３４のみ動作させる
（表３２は不動作とする）。
【００２０】飛越し記憶モードでは、参照表３２が、上
記回路３０の入力に加えられる各１４ビット入力信号に
応じて、「飛越しフォーマット」メモリアドレスの１４
個の最上位ビットを（メモリ２０に）出力する。このア
ドレス信号の発生方法は、図２から分かるように簡単で
ある。飛越し記憶モードでは、１２８ピクセルの最初の
１５ブロック（これは、最初の奇数フィールドにおける
能動ビデオの第１水平ラインを集合的に表すものであ
る。）を、メモリ２０の第１行における１２８メモリ素
子の最初の１５グループに割当てる。次に、１２８ピク
セルの２番目の１５ブロック（これは、最初の奇数フィ
ールドにおける能動ビデオの第２水平ラインを集合的に
表す。）を、１２８メモリ素子の次の１５グループ（第
１行における１２８メモリ素子の最後のグループと、第
２行における１２８メモリ素子の最初の１４グループ）
に割当てる。こうして最初の奇数フィールドにおける能
動ビデオの最後の水平ラインを（第５０６及び５０７行
における１２８メモリ素子の１５グループの組に）割当
て終わると、最初の偶数フィールドにおける能動ビデオ
の第１水平ラインを（第５０７及び５０８行の）１２８
メモリ素子の１５グループの次の組に割当てる。この処
理を、該偶数フィールドの全ラインを（メモリ２０の第
５０７〜１０１３行における）メモリ位置に割当て終わ
るまで続ける。
記回路３０の入力に加えられる各１４ビット入力信号に
応じて、「飛越しフォーマット」メモリアドレスの１４
個の最上位ビットを（メモリ２０に）出力する。このア
ドレス信号の発生方法は、図２から分かるように簡単で
ある。飛越し記憶モードでは、１２８ピクセルの最初の
１５ブロック（これは、最初の奇数フィールドにおける
能動ビデオの第１水平ラインを集合的に表すものであ
る。）を、メモリ２０の第１行における１２８メモリ素
子の最初の１５グループに割当てる。次に、１２８ピク
セルの２番目の１５ブロック（これは、最初の奇数フィ
ールドにおける能動ビデオの第２水平ラインを集合的に
表す。）を、１２８メモリ素子の次の１５グループ（第
１行における１２８メモリ素子の最後のグループと、第
２行における１２８メモリ素子の最初の１４グループ）
に割当てる。こうして最初の奇数フィールドにおける能
動ビデオの最後の水平ラインを（第５０６及び５０７行
における１２８メモリ素子の１５グループの組に）割当
て終わると、最初の偶数フィールドにおける能動ビデオ
の第１水平ラインを（第５０７及び５０８行の）１２８
メモリ素子の１５グループの次の組に割当てる。この処
理を、該偶数フィールドの全ラインを（メモリ２０の第
５０７〜１０１３行における）メモリ位置に割当て終わ
るまで続ける。
【００２１】順次記憶モードでは、参照表３４が、上記
回路３０の入力に加えられる各１４ビット入力信号に応
じて、「順次フォーマット」メモリアドレスの１４個の
最上位ビットを（メモリ２０に）出力する。再び図２に
おいて、順次記憶モードでは、１２８ピクセルの最初の
１５ブロック（これは、最初の奇数フィールドにおける
能動ビデオの第１水平ラインを集合的に表す。）を第１
行における１２８メモリ素子の最初の１５グループに割
当てる。次に、１２８ピクセルの２番目の１５ブロック
（これは、最初の奇数フィールドにおける能動ビデオの
第２水平ラインを集合的に表す。）を１２８メモリ素子
の１５グループの第３組（第２行における１２８メモリ
素子の最後の２グループと、第３行における１２８メモ
リ素子の最初の１３グループ）に割当てる。最初の奇数
フィールドにおける能動ビデオの最後の水平ラインを
（第１０１２及び１０１３行における１２８メモリ素子
の１５グループの組に）割当て終えると、最初の偶数フ
ィールドにおける能動ビデオの第１水平ラインを１２８
メモリ素子の１５グループの第２組（第１行における１
２８メモリ素子の最後のグループと、第２行の１２８メ
モリ素子の最初の１４グループ）に割当てる。この処理
を、該偶数フィールドの全ラインを（メモリ２０の第１
〜１０１３行における）メモリ位置に割当て終わるまで
続ける。
回路３０の入力に加えられる各１４ビット入力信号に応
じて、「順次フォーマット」メモリアドレスの１４個の
最上位ビットを（メモリ２０に）出力する。再び図２に
おいて、順次記憶モードでは、１２８ピクセルの最初の
１５ブロック（これは、最初の奇数フィールドにおける
能動ビデオの第１水平ラインを集合的に表す。）を第１
行における１２８メモリ素子の最初の１５グループに割
当てる。次に、１２８ピクセルの２番目の１５ブロック
（これは、最初の奇数フィールドにおける能動ビデオの
第２水平ラインを集合的に表す。）を１２８メモリ素子
の１５グループの第３組（第２行における１２８メモリ
素子の最後の２グループと、第３行における１２８メモ
リ素子の最初の１３グループ）に割当てる。最初の奇数
フィールドにおける能動ビデオの最後の水平ラインを
（第１０１２及び１０１３行における１２８メモリ素子
の１５グループの組に）割当て終えると、最初の偶数フ
ィールドにおける能動ビデオの第１水平ラインを１２８
メモリ素子の１５グループの第２組（第１行における１
２８メモリ素子の最後のグループと、第２行の１２８メ
モリ素子の最初の１４グループ）に割当てる。この処理
を、該偶数フィールドの全ラインを（メモリ２０の第１
〜１０１３行における）メモリ位置に割当て終わるまで
続ける。
【００２２】したがって、「順次記憶モード」時に記憶
されたデータがメモリ２０から（行順に）直線的にアク
セスされるとき、奇数フィールドの各ラインが読出され
る毎にそのあと直ちに偶数フィールドの１ラインが読出
されることになる。これに対し、「飛越し記憶モード」
時に記憶されたデータがメモリ２０から（行順に）直線
的にアクセスされるときは、偶数フィールドのラインが
読出される前に奇数フィールドの全ラインが読出される
ことになる。
されたデータがメモリ２０から（行順に）直線的にアク
セスされるとき、奇数フィールドの各ラインが読出され
る毎にそのあと直ちに偶数フィールドの１ラインが読出
されることになる。これに対し、「飛越し記憶モード」
時に記憶されたデータがメモリ２０から（行順に）直線
的にアクセスされるときは、偶数フィールドのラインが
読出される前に奇数フィールドの全ラインが読出される
ことになる。
【００２３】要約すると、「飛越し記憶モード」時、参
照表３２は、連続する入力アドレス（１，２，３，４，
５，‥‥）に応じて連続する１４ビットのアドレス
（１，２，３，４，５，‥‥）出力する。「順次記憶モ
ード」時、参照表３４は、連続する入力アドレスに応じ
て不連続順（１，３，５，‥‥，２，４，６，‥‥）に
１４ビットのアドレスを出力する。
照表３２は、連続する入力アドレス（１，２，３，４，
５，‥‥）に応じて連続する１４ビットのアドレス
（１，２，３，４，５，‥‥）出力する。「順次記憶モ
ード」時、参照表３４は、連続する入力アドレスに応じ
て不連続順（１，３，５，‥‥，２，４，６，‥‥）に
１４ビットのアドレスを出力する。
【００２４】３２キロバイト回路３０の動作モードは、
それに制御信号（図１の「飛越し／順次」信号）を加え
ることにより何時でも変更できる。好適な実施例では、
制御信号は１ビット信号であり、上記回路３０は、該１
ビット制御信号に応じて参照表３２，３４の一方を選択
し動作させる（参照表３２，３４の他方を不動作とす
る。）。この制御信号は、ユーザが任意時に発生しても
よく、或いは中央処理ユニット（図示せず）で自動的に
発生してもよい。例えば、垂直ブランキング期間（記憶
しようとするデータがメモリ２０の入力に出力される期
間と期間の間）においてのみ上記回路３０に制御信号を
供給するように、中央処理ユニットをプログラムしても
よい。
それに制御信号（図１の「飛越し／順次」信号）を加え
ることにより何時でも変更できる。好適な実施例では、
制御信号は１ビット信号であり、上記回路３０は、該１
ビット制御信号に応じて参照表３２，３４の一方を選択
し動作させる（参照表３２，３４の他方を不動作とす
る。）。この制御信号は、ユーザが任意時に発生しても
よく、或いは中央処理ユニット（図示せず）で自動的に
発生してもよい。例えば、垂直ブランキング期間（記憶
しようとするデータがメモリ２０の入力に出力される期
間と期間の間）においてのみ上記回路３０に制御信号を
供給するように、中央処理ユニットをプログラムしても
よい。
【００２５】また、上記回路３０の一例は、ファームウ
ェアで構成した参照表３２，３４をもつ３２キロバイト
ＰＲＯＭである。該回路３０の他の例は、論理回路で構
成した参照表３２，３４をもつ３２キロバイト（２２Ｖ
１０型）ＰＡＬ回路である。後者の場合、論理回路は、
ピクセルアドレスを計算するための乗算回路を含んでも
よい。
ェアで構成した参照表３２，３４をもつ３２キロバイト
ＰＲＯＭである。該回路３０の他の例は、論理回路で構
成した参照表３２，３４をもつ３２キロバイト（２２Ｖ
１０型）ＰＡＬ回路である。後者の場合、論理回路は、
ピクセルアドレスを計算するための乗算回路を含んでも
よい。
【００２６】勿論、上記回路３０内の参照表は、飛越し
モード又は順次モードの記憶を行うためのアドレスを出
力する必要はない。広く様々の記憶モードを行うように
参照表を設計することは、本発明の範囲内である。例え
ば、参照表を、高精細度ビデオラインを半飛越しライン
順序で又はその他所望のライン順序で記憶するために、
ピクセルブロックのアドレスを出力するようにプログラ
ムすることができる。
モード又は順次モードの記憶を行うためのアドレスを出
力する必要はない。広く様々の記憶モードを行うように
参照表を設計することは、本発明の範囲内である。例え
ば、参照表を、高精細度ビデオラインを半飛越しライン
順序で又はその他所望のライン順序で記憶するために、
ピクセルブロックのアドレスを出力するようにプログラ
ムすることができる。
【００２７】図１のメモリ２０の容量は、２メガバイト
である必要はなく、図１の装置の使用目的及び一時にそ
の中に記憶しようとする高精細度ビデオデータの量によ
って決めるべきである。
である必要はなく、図１の装置の使用目的及び一時にそ
の中に記憶しようとする高精細度ビデオデータの量によ
って決めるべきである。
【００２８】次に、本発明の他の好適実施例を図３によ
り説明する。図３の装置は、次の点を除いて図１の装置
と同一である。すなわち、図３の装置は、図１装置の構
成素子の外に、もう１つの２メガバイト線形マップメモ
リ６０（線形マップメモリ２０と同一）及びもう１つの
３２キロバイト回路５０（上記回路３０と同一）を有す
る。
り説明する。図３の装置は、次の点を除いて図１の装置
と同一である。すなわち、図３の装置は、図１装置の構
成素子の外に、もう１つの２メガバイト線形マップメモ
リ６０（線形マップメモリ２０と同一）及びもう１つの
３２キロバイト回路５０（上記回路３０と同一）を有す
る。
【００２９】記憶すべきデジタルデータストリーム
（「書込みデータ」）は、メモリ２０及びメモリ６０の
入力に供給する。２重緩衝を実現するため、メモリ２０
及びメモリ６０は書込データの部分を交互に記憶し、メ
モリ２０及び６０に記憶したデータをこれらのメモリか
ら交互に読出す。例えば、メモリ２０及び６０は、各組
が高精細度ビデオフレームを構成する（１９２０×１０
８０）＝２，０７３，６００ピクセルの組を交互に記憶
できる。
（「書込みデータ」）は、メモリ２０及びメモリ６０の
入力に供給する。２重緩衝を実現するため、メモリ２０
及びメモリ６０は書込データの部分を交互に記憶し、メ
モリ２０及び６０に記憶したデータをこれらのメモリか
ら交互に読出す。例えば、メモリ２０及び６０は、各組
が高精細度ビデオフレームを構成する（１９２０×１０
８０）＝２，０７３，６００ピクセルの組を交互に記憶
できる。
【００３０】図３の実施例では、カウンタ１０が出す２
１ビットのアドレス信号のうち、７個の最下位ビット
（ＬＳＢ）をメモリ２０及びメモリ６０の両方に直接供
給する。カウンタ１０の出力中１４個の最上位ビット
（ＭＳＢ）は、上記回路３０及び５０の両入力に供給す
る。
１ビットのアドレス信号のうち、７個の最下位ビット
（ＬＳＢ）をメモリ２０及びメモリ６０の両方に直接供
給する。カウンタ１０の出力中１４個の最上位ビット
（ＭＳＢ）は、上記回路３０及び５０の両入力に供給す
る。
【００３１】上記回路３０及び５０は、モード制御信号
（すなわち、図３に「飛越し／順次」で示した信号の一
方）を受ける。各モード制御信号は、１ビット信号がよ
く、図１の実施例の「飛越し／順次」モード制御信号に
ついて上述したようにして発生できる。上記回路３０及
び５０はそれぞれ、２つの独立して選択可能な参照表を
有する。これらの参照表は、図１について述べたどの型
式のものでもよく、カウンタ１０からの各１４ビット信
号に応じてモードに固有の１４ビットアドレス信号を出
力する。
（すなわち、図３に「飛越し／順次」で示した信号の一
方）を受ける。各モード制御信号は、１ビット信号がよ
く、図１の実施例の「飛越し／順次」モード制御信号に
ついて上述したようにして発生できる。上記回路３０及
び５０はそれぞれ、２つの独立して選択可能な参照表を
有する。これらの参照表は、図１について述べたどの型
式のものでもよく、カウンタ１０からの各１４ビット信
号に応じてモードに固有の１４ビットアドレス信号を出
力する。
【００３２】例えば中央処理ユニット（図示せず）から
供給される外部発生の制御信号（図３の「ＣＰＵアクセ
ス」信号）に応動して、データはメモリ２０及び６０の
一方又は両方に書込まれ、メモリ２０及び６０の一方又
は両方に記憶されたデータはこれらのメモリから読出さ
れる。
供給される外部発生の制御信号（図３の「ＣＰＵアクセ
ス」信号）に応動して、データはメモリ２０及び６０の
一方又は両方に書込まれ、メモリ２０及び６０の一方又
は両方に記憶されたデータはこれらのメモリから読出さ
れる。
【００３３】例えば、１ビデオフレームを表すピクセル
をメモリ２０に書込む間に、他のビデオフレームを表す
ピクセルをメモリ６０から読出すことができる。このよ
うな同期書込み・読出し動作を達成するため、次のよう
なステップを実行する。すなわち、上記回路３０内の所
望の参照表が選択され、該回路３０は１４ビットアドレ
スストリームをメモリ２０に出力する。メモリ２０は、
（該メモリに書込みデータを書込むために）上記回路３
０からの１４ビットアドレス出力、カウンタ１０からの
７ビットアドレス及び書込みデータを同時に受ける。同
時に、上記回路５０内の所望の参照表が選択され、該回
路５０はメモリ６０に１４ビットアドレスストリームを
出力する。そして、メモリ６０より、該回路５０からの
１４ビットアドレス出力及びカウンタ１０から同時に受
ける７ビットアドレスにより特定されるデータを読出
す。上記回路３０及びメモリ２０の役割と上記回路５０
及びメモリ６０の役割とは、メモリ６０に異なるデータ
を書込む間にメモリ２０からデータを読出すように逆に
してもよい。
をメモリ２０に書込む間に、他のビデオフレームを表す
ピクセルをメモリ６０から読出すことができる。このよ
うな同期書込み・読出し動作を達成するため、次のよう
なステップを実行する。すなわち、上記回路３０内の所
望の参照表が選択され、該回路３０は１４ビットアドレ
スストリームをメモリ２０に出力する。メモリ２０は、
（該メモリに書込みデータを書込むために）上記回路３
０からの１４ビットアドレス出力、カウンタ１０からの
７ビットアドレス及び書込みデータを同時に受ける。同
時に、上記回路５０内の所望の参照表が選択され、該回
路５０はメモリ６０に１４ビットアドレスストリームを
出力する。そして、メモリ６０より、該回路５０からの
１４ビットアドレス出力及びカウンタ１０から同時に受
ける７ビットアドレスにより特定されるデータを読出
す。上記回路３０及びメモリ２０の役割と上記回路５０
及びメモリ６０の役割とは、メモリ６０に異なるデータ
を書込む間にメモリ２０からデータを読出すように逆に
してもよい。
【００３４】一般に、ＣＰＵアクセス信号は、装置の初
期化時又はビデオフィールドもしくはフレーム間の垂直
ブランキング期間の時にのみ更新する。
期化時又はビデオフィールドもしくはフレーム間の垂直
ブランキング期間の時にのみ更新する。
【００３５】以上、本発明の好適な実施例を説明した
が、本発明は、これらの実施例に限定されるものではな
く、特許請求の範囲内において種々の変形、変更が可能
なものである。
が、本発明は、これらの実施例に限定されるものではな
く、特許請求の範囲内において種々の変形、変更が可能
なものである。
【００３６】
【発明の効果】本発明によれば、高精細度ビデオフレー
ムを表すデータを所望のフォーマット（飛越し又は順次
フォーマット）でメモリから直線的にアクセスできる
（読出せる）ように、該データをメモリに書込むことが
できる。
ムを表すデータを所望のフォーマット（飛越し又は順次
フォーマット）でメモリから直線的にアクセスできる
（読出せる）ように、該データをメモリに書込むことが
できる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１の線形マップメモリにおけるメモリ位置を
示す図である。
示す図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【符号の説明】 ２０，６０ メモリ手段 １０ カウンタ ３２ 第１の参照表手段 ３４ 第２の参照表手段 ３０，５０ （モード別）アドレス発生手段
Claims (25)
- 【請求項１】 ＭＸピクセル（ただし、Ｍ及びＸは整
数）を含むデジタルビデオデータを記憶する装置であっ
て、 ＭＺ×Ｙ位置（ただし、Ｚ及びＹは整数）の格子の中に
位置して直線的にアクセス可能なメモリ位置をもつメモ
リ手段と、 上記データを上記メモリ手段にＭピクセルのブロックで
書込むためのメモリアクセス手段とを具え、 上記メモリアクセス手段は、上記データのＭピクセルの
各ブロックに対するアドレス信号を発生するためのアド
レス発生手段を含むことを特徴とするデジタルビデオデ
ータの記憶装置。 - 【請求項２】 上記アドレス発生手段は、 最上位ビット及び最下位ビットをもつカウンタ信号を発
生し、該最下位ビットを上記メモリ手段に供給する手段
を有するカウンタと、 上記カウンタ信号の最上位ビットを受けるモード別アド
レス発生手段とを具え、 該モード別アドレス発生手段は、 上記カウンタ信号の最上位ビットから上記Ｍピクセルの
各ブロックに対する第１のアドレス信号を発生し、該第
１のアドレス信号を上記メモリ手段に供給する第１の参
照表手段と、 上記カウンタ信号の最上位ビットから上記Ｍピクセルの
各ブロックに対する第２のアドレス信号を発生し、該第
２のアドレス信号を上記メモリ手段に供給する第２の参
照表手段と、 モード選択信号に応じて上記第１及び第２の参照表手段
の一方を選択し動作させるモード選択手段とを含むこと
を特徴とする請求項１の装置。 - 【請求項３】 上記モード選択信号が１ビット信号であ
る請求項２の装置。 - 【請求項４】 上記メモリ手段は、上記第１アドレス信
号及び上記カウンタ信号の最下位ビットに応じて、上記
データを飛越しフォーマットで記憶し、上記第２アドレ
ス信号及び上記カウンタ信号の最下位ビットに応じて、
上記データを順次フォーマットで記憶することを特徴と
する請求項２の装置。 - 【請求項５】 上記メモリアクセス手段はまた、デジタ
ルデータを上記メモリ手段からＭピクセルのブロックで
読出す読出し手段を含み、 該読出し手段は、上記第１アドレス信号及び上記カウン
タ信号の最下位ビットに応じて、上記デジタルデータを
上記メモリ手段から飛越しフォーマットで読出し、上記
第２アドレス信号及び上記カウンタ信号の最下位ビット
に応じて、上記デジタルデータを上記メモリ手段から順
次フォーマットで読出すことを特徴とする請求項２の装
置。 - 【請求項６】 上記最下位ビットは７並列ビットのスト
リームであり、上記最上位ビットは１４並列ビットのス
トリームであり、上記第１アドレス信号は１４並列ビッ
トのストリームであり、上記第２アドレス信号は１４並
列ビットのストリームである請求項２の装置。 - 【請求項７】 上記デジタルビデオデータは高精細度ビ
デオフレームを表す請求項１の装置。 - 【請求項８】 上記ＭＺ×Ｙ位置の格子の中に位置して
直線的にアクセス可能なメモリ位置をもつ第２のメモリ
手段を含み、上記メモリアクセス手段は、上記データを
上記第２メモリ手段にＭピクセルのブロックで書込む手
段を含む請求項１の装置。 - 【請求項９】 上記カウンタは最下位ビットを上記第２
メモリ手段に供給する手段を含み、上記アドレス発生手
段は、 上記カウンタ信号の最上位ビットを受ける第２のモード
別アドレス発生手段を含み、該第２モード別アドレス発
生手段は、 上記カウンタ信号の最上位ビットから上記Ｍピクセルの
各ブロックに対する第１のアドレス信号を発生し、該第
１アドレス信号を上記第２メモリ手段に供給する第１の
参照表手段と、 上記カウンタ信号の最上位ビットから上記Ｍピクセルの
各ブロックに対する第２のアドレス信号を発生し、該第
２アドレス信号を上記第２メモリ手段に供給する第２の
参照表手段と、 モード選択信号に応じて上記第１及び第２の参照表の一
方を選択し動作させるモード選択手段とを含むことを特
徴とする請求項８の装置。 - 【請求項１０】 Ｍが１２８に等しい請求項１の装置。
- 【請求項１１】 ＭＸが２，０７３，６００に等しく、
上記メモリ手段が２，０９７，１５２の記憶位置を有す
る請求項１０の装置。 - 【請求項１２】 ＭＸピクセルを有するデジタルビデオ
データを、ＭＺ×Ｙ位置（ただし、Ｍ，Ｘ，Ｙ及びＺは
整数）の格子の中に位置して直線的にアクセス可能なメ
モリ位置をもつメモリ手段に記憶する方法であって、 （ａ）上記データを上記メモリ手段にＭピクセルのブロ
ックで書込むこと、及び（ｂ）ステップ（ａ）と同時
に、上記データのＭピクセルの各ブロックに対するアド
レス信号を発生することの各ステップを含むデジタルビ
デオデータの記憶方法。 - 【請求項１３】 最上位ビット及び最下位ビットをもつ
カウンタ信号を発生すること、及び該最下位ビットを直
接上記メモリ手段に供給することの各ステップを有し、
上記ステップ（ｂ）は、 上記最上位ビットを上記Ｍピクセルの各ブロックに対す
る第１のアドレス信号に変換し、該第１アドレス信号を
第１のモード選択信号に応じて上記メモリ手段に供給す
ること、及び上記最上位ビットを上記Ｍピクセルの各ブ
ロックに対する第２のアドレス信号に変換し、該第２ア
ドレス信号を第２のモード選択信号に応じて上記メモリ
手段に供給することの各ステップを含む請求項１２の方
法。 - 【請求項１４】 上記ステップ（ａ）の間に、上記第１
アドレス信号及び上記カウンタ信号の最下位ビットに応
じて上記データを飛越しフォーマットで上記メモリ手段
に書込み、上記第２アドレス信号及び上記カウンタ信号
の最下位ビットに応じて上記データを順次フォーマット
で上記メモリ手段に書込む請求項１３の方法。 - 【請求項１５】 上記最下位ビットが７並列ビットのス
トリームであり、上記最上位ビットが１４並列ビットの
ストリームであり、上記第１アドレス信号が１４並列ビ
ットのストリームである請求項１３の方法。 - 【請求項１６】 上記デジタルビデオデータが高精細度
ビデオ信号のフレームを表す請求項１２の方法。 - 【請求項１７】 Ｍが１２８に等しい請求項１２の方
法。 - 【請求項１８】 ＭＸが２，０７３，６００に等しく、
上記メモリ手段が２，０９７，１５２記憶位置を有する
請求項１７の方法。 - 【請求項１９】 ＭＸピクセルを有するデジタルビデオ
データを、ＭＺ×Ｙ位置（ただし、Ｍ，Ｘ，Ｙ及びＺは
整数）の格子の中に位置して直線的にアクセス可能なメ
モリ位置をもつメモリ手段から読出す方法であって、 （ａ）各々が上記データのＭピクセルの１ブロックを表
すアドレス信号を発生すること、及び（ｂ）該アドレス
信号に応じて上記データを上記メモリ手段からＭピクセ
ルのブロックで読出すことの各ステップを含むデジタル
ビデオデータの読出し方法。 - 【請求項２０】 上記ステップ（ａ）は、 最上位ビット及び最下位ビットをもつカウンタ信号を発
生すること、 上記最下位ビットを直接上記メモリ手段に供給するこ
と、 第１のモード選択信号に応じて上記最上位ビットを上記
Ｍピクセルの各ブロックに対する第１のアドレス信号に
変換し、該第１アドレス信号を上記メモリ手段に供給す
ること、及び第２のモード選択信号に応じて上記最上位
ビットを上記Ｍピクセルの各ブロックに対する第２のア
ドレス信号に変換し、該第２アドレス信号を上記メモリ
手段に供給することの各ステップを含む請求項１９の方
法。 - 【請求項２１】 上記第１アドレス信号及び上記カウン
タ信号の最下位ビットに応じて、上記データを飛越しフ
ォーマットで上記メモリ手段から読出し、上記第２アド
レス信号及び上記カウンタ信号の最下位ビットに応じ
て、上記データを順次フォーマットで上記メモリ手段か
ら読出す請求項２０の方法。 - 【請求項２２】 上記最下位ビットが７並列ビットのス
トリームであり、上記最上位ビットが１４並列ビットの
ストリームであり、上記第１アドレス信号が１４並列ビ
ットのストリームであり、上記第２アドレス信号が１４
並列ビットのストリームである請求項２０の方法。 - 【請求項２３】 上記デジタルビデオデータが高精細度
ビデオ信号のフレームを表す請求項１９の方法。 - 【請求項２４】 Ｍが１２８に等しい請求項１９の方
法。 - 【請求項２５】 ＭＸが２，０７３，６００に等しく、
上記メモリ手段が２，０９７，１５２の記憶位置をもつ
請求項２４の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/701,228 US5170251A (en) | 1991-05-16 | 1991-05-16 | Method and apparatus for storing high definition video data for interlace or progressive access |
| US701228 | 1991-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191767A true JPH05191767A (ja) | 1993-07-30 |
| JP3271151B2 JP3271151B2 (ja) | 2002-04-02 |
Family
ID=24816514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11924592A Expired - Fee Related JP3271151B2 (ja) | 1991-05-16 | 1992-05-12 | デジタルビデオデータの記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5170251A (ja) |
| JP (1) | JP3271151B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001069422A (ja) * | 1999-07-15 | 2001-03-16 | Thomson Licensing Sa | デジタルｔｖ受像機の順次走査ビデオ信号処理におけるメモリ管理方法およびバッファリング・システム |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE58907357D1 (de) * | 1989-07-14 | 1994-05-05 | Siemens Ag | Verfahren zur Speicherung von Videosignaldaten und Vorrichtung zur Durchführung des Verfahrens. |
| US5585824A (en) * | 1991-07-22 | 1996-12-17 | Silicon Graphics, Inc. | Graphics memory apparatus and method |
| JPH06153069A (ja) * | 1992-10-30 | 1994-05-31 | Sony Corp | 画像の変換装置、複製装置、再生装置、および表示装置 |
| JPH0757098A (ja) * | 1993-08-16 | 1995-03-03 | Ricoh Co Ltd | 画像データ記憶装置 |
| US5510843A (en) * | 1994-09-30 | 1996-04-23 | Cirrus Logic, Inc. | Flicker reduction and size adjustment for video controller with interlaced video output |
| US5734419A (en) * | 1994-10-21 | 1998-03-31 | Lucent Technologies Inc. | Method of encoder control |
| JP3387769B2 (ja) * | 1996-04-05 | 2003-03-17 | 松下電器産業株式会社 | 映像データ送信方法、映像データ送信装置、及び映像データ再生装置 |
| US6259481B1 (en) * | 1997-10-17 | 2001-07-10 | Zenith Electronics Corporation | Frame to field converter |
| US5963222A (en) * | 1997-10-27 | 1999-10-05 | International Business Machines Corporation | Multi-format reduced memory MPEG decoder with hybrid memory address generation |
| US7471298B1 (en) * | 2000-06-26 | 2008-12-30 | S3 Graphics Co., Ltd. | Fetching pixel data with reduced memory bandwidth requirement |
| AU2003255891A1 (en) * | 2002-09-09 | 2004-03-29 | Koninklijke Philips Electronics N.V. | Driving method, driving circuit and driving apparatus for a display system |
| DE102005037282A1 (de) | 2005-08-08 | 2007-02-15 | Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg | Verfahren zum Übertragen eines Datenstroms von digitalen Bildern und digitale Bilderfassungseinheit |
| EP2187640A1 (en) | 2008-11-10 | 2010-05-19 | Thomson Licensing | Method for converting between interlaced video and progressive video during transmission via a network |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4368466A (en) * | 1980-11-20 | 1983-01-11 | International Business Machines Corporation | Display refresh memory with variable line start addressing |
| US4396938A (en) * | 1981-07-23 | 1983-08-02 | Rca Corporation | Controlled ram signal processor |
| JPS59159196A (ja) * | 1983-02-24 | 1984-09-08 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | グラフイツク・デイスプレイ・システム |
| GB2199678B (en) * | 1987-01-13 | 1990-11-14 | Ferranti Plc | Pixel memory arrangement for information display system |
| JPH01310390A (ja) * | 1988-06-09 | 1989-12-14 | Oki Electric Ind Co Ltd | フレーム・メモリ制御方式 |
-
1991
- 1991-05-16 US US07/701,228 patent/US5170251A/en not_active Expired - Lifetime
-
1992
- 1992-05-12 JP JP11924592A patent/JP3271151B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001069422A (ja) * | 1999-07-15 | 2001-03-16 | Thomson Licensing Sa | デジタルｔｖ受像機の順次走査ビデオ信号処理におけるメモリ管理方法およびバッファリング・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5170251A (en) | 1992-12-08 |
| JP3271151B2 (ja) | 2002-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5924111A (en) | Method and system for interleaving data in multiple memory bank partitions | |
| US6172669B1 (en) | Method and apparatus for translation and storage of multiple data formats in a display system | |
| JP3271151B2 (ja) | デジタルビデオデータの記憶装置 | |
| JP2878022B2 (ja) | ディスプレイシステム | |
| EP0398510A2 (en) | Video random access memory | |
| US4675842A (en) | Apparatus for the display and storage of television picture information by using a memory accessible from a computer | |
| US5230064A (en) | High resolution graphic display organization | |
| JPS5912176B2 (ja) | デイジタル・テレビジヨン・デイスプレイのためのカ−ソル回路 | |
| US4956708A (en) | Frame memory control system | |
| EP1026600A2 (en) | Method and apparatus for interfacing with RAM | |
| US6560686B1 (en) | Memory device with variable bank partition architecture | |
| US5621432A (en) | Method and apparatus for generating display identification information | |
| US5703628A (en) | Image data store device | |
| JPH11510620A (ja) | 統合されたシステム／フレームバッファメモリ及びシステム、ならびにそれらの使用方法 | |
| US5585824A (en) | Graphics memory apparatus and method | |
| EP0194404B1 (en) | Dual purpose screen/memory refresh counter | |
| US5345252A (en) | High speed cursor generation apparatus | |
| JP4987230B2 (ja) | 表示システムのための駆動方法、駆動回路、及び駆動装置 | |
| EP0474366A2 (en) | Graphics display system including a video random access memory with a split serial register and a run counter | |
| GB2355839A (en) | Colour liquid crystal display and method | |
| US5812829A (en) | Image display control system and memory control capable of freely forming display images in various desired display modes | |
| JP2001128108A (ja) | ビデオ処理装置 | |
| US5638094A (en) | Method and apparatus for displaying motion video images | |
| JPS63250689A (ja) | ラスタ走査表示システム | |
| JP3241769B2 (ja) | ラスター表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |