JPH0519308B2 - - Google Patents
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- JPH0519308B2 JPH0519308B2 JP57502891A JP50289182A JPH0519308B2 JP H0519308 B2 JPH0519308 B2 JP H0519308B2 JP 57502891 A JP57502891 A JP 57502891A JP 50289182 A JP50289182 A JP 50289182A JP H0519308 B2 JPH0519308 B2 JP H0519308B2
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- silicon
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- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
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- H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
- H10P30/212—Through-implantation
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
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- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/28—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by an annealing step, e.g. for activation of dopants
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- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1404—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase
- H10P32/1406—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase by ion implantation
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- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/944—Shadow
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
請求の範囲
１ 半導体基板１０の表面に酸化シリコン層１１
を形成する工程と、 前記酸化シリコン１１の上に窒化シリコン層１
２を形成する工程と、 前記窒化シリコン層１２の上に当該窒化シリコ
ン層よりも所定の幅だけ外側に突出するドーピン
グ・マスク１４を形成する工程と、 前記ドーピング・マスク１４の上から高エネル
ギーイオンを注入して当該マスクに覆われた直下
領域以外の部分にドープ領域１５を形成する工程
と、 前記ドーピング・マスクを除去し、前記ドープ
領域に注入されたイオンを前記窒化シリコン層１
２の内側に入り込む程度まで拡散する拡散ドープ
領域を形成する工程と、 前記拡散ドープ領域を800度Ｃ以下で低温酸化
して酸化領域１８を作成する工程とから成り、以
て前記酸化領域１８の上面端部における垂直方向
への拡がり（バーズヘツド）及び水平方向への拡
がり（バーズビーク）の発生を抑制することを特
徴とする半導体基板への酸化物領域の形成方法。
を形成する工程と、 前記酸化シリコン１１の上に窒化シリコン層１
２を形成する工程と、 前記窒化シリコン層１２の上に当該窒化シリコ
ン層よりも所定の幅だけ外側に突出するドーピン
グ・マスク１４を形成する工程と、 前記ドーピング・マスク１４の上から高エネル
ギーイオンを注入して当該マスクに覆われた直下
領域以外の部分にドープ領域１５を形成する工程
と、 前記ドーピング・マスクを除去し、前記ドープ
領域に注入されたイオンを前記窒化シリコン層１
２の内側に入り込む程度まで拡散する拡散ドープ
領域を形成する工程と、 前記拡散ドープ領域を800度Ｃ以下で低温酸化
して酸化領域１８を作成する工程とから成り、以
て前記酸化領域１８の上面端部における垂直方向
への拡がり（バーズヘツド）及び水平方向への拡
がり（バーズビーク）の発生を抑制することを特
徴とする半導体基板への酸化物領域の形成方法。
２ 半導体基板１０の表面に酸化シリコン層１１
を形成する工程と、 前記酸化シリコン１１の上に窒化シリコン層１
２を形成する工程と、 前記窒化シリコン層１２の上に当該窒化シリコ
ン層よりも所定の幅だけ外側に突出するドーピン
グ・マスク１４を形成する工程と、 前記ドーピング・マスク１４の上から高エネル
ギーイオンを注入して当該マスクに覆われた直下
領域以外の部分に第１のドープ領域１５を形成す
る工程と、 前記ドーピング・マスクを除去し、前記第１の
ドープ領域に注入されたイオンを前記窒化シリコ
ン層１２の内側に入り込む程度まで拡散する第１
の拡散ドープ領域を形成する工程と、 前記第１の拡散ドープ領域を800度Ｃ以下で低
温酸化して第１の酸化領域１８を作成する工程
と、 窒化シリコン層１２と酸化シリコン層１１を上
面としシリコン基体１０を底面とするメサ型形状
であつて、前記窒化シリコン層１２は前記酸化シ
リコン層１１よりも所定の幅だけ外側に突出する
ように前記酸化シリコン層１１及び前記第１の酸
化領域１８をエツチングする工程と、 前記窒化シリコン層１２をドーピング・マスク
としてその上から低エネルギーイオンを注入して
前記窒化シリコンに覆われた直下領域以外の部分
に第２のドープ領域を形成する工程と、 前記第２のドープ領域に注入されたイオンを拡
散して第２の拡散ドープ領域を形成する工程と、 前記第２の拡散領域を低温酸化して第２の酸化
領域２１を形成する工程と、 前記窒化シリコン層１２と前記酸化シリコン層
１１を除去する工程とから成り、以て前記第２の
酸化領域２１の上端部における垂直方向の拡がり
（バーズヘツド）及び水平方向の拡がり（バーズ
ビーク）の発生を抑制すると共に上記各工程によ
り最終的に形成された半導体の上面が真性平面に
なることを特徴とする半導体基板への酸化物領域
の形成方法。
を形成する工程と、 前記酸化シリコン１１の上に窒化シリコン層１
２を形成する工程と、 前記窒化シリコン層１２の上に当該窒化シリコ
ン層よりも所定の幅だけ外側に突出するドーピン
グ・マスク１４を形成する工程と、 前記ドーピング・マスク１４の上から高エネル
ギーイオンを注入して当該マスクに覆われた直下
領域以外の部分に第１のドープ領域１５を形成す
る工程と、 前記ドーピング・マスクを除去し、前記第１の
ドープ領域に注入されたイオンを前記窒化シリコ
ン層１２の内側に入り込む程度まで拡散する第１
の拡散ドープ領域を形成する工程と、 前記第１の拡散ドープ領域を800度Ｃ以下で低
温酸化して第１の酸化領域１８を作成する工程
と、 窒化シリコン層１２と酸化シリコン層１１を上
面としシリコン基体１０を底面とするメサ型形状
であつて、前記窒化シリコン層１２は前記酸化シ
リコン層１１よりも所定の幅だけ外側に突出する
ように前記酸化シリコン層１１及び前記第１の酸
化領域１８をエツチングする工程と、 前記窒化シリコン層１２をドーピング・マスク
としてその上から低エネルギーイオンを注入して
前記窒化シリコンに覆われた直下領域以外の部分
に第２のドープ領域を形成する工程と、 前記第２のドープ領域に注入されたイオンを拡
散して第２の拡散ドープ領域を形成する工程と、 前記第２の拡散領域を低温酸化して第２の酸化
領域２１を形成する工程と、 前記窒化シリコン層１２と前記酸化シリコン層
１１を除去する工程とから成り、以て前記第２の
酸化領域２１の上端部における垂直方向の拡がり
（バーズヘツド）及び水平方向の拡がり（バーズ
ビーク）の発生を抑制すると共に上記各工程によ
り最終的に形成された半導体の上面が真性平面に
なることを特徴とする半導体基板への酸化物領域
の形成方法。
技術分野
この発明は、半導体基板の表面に酸化シリコン
（又はシリコン酸化物；silicon oxide）層を形成
し、前記酸化物層上の一部に前記基板の能動領域
を規定する窒化シリコン（又はシリコン窒化物；
silicon nitride）層を形成する各工程を含み、前
記半導体基板上に部分的に酸化物領域を形成する
種類の製造方法に関する。
（又はシリコン酸化物；silicon oxide）層を形成
し、前記酸化物層上の一部に前記基板の能動領域
を規定する窒化シリコン（又はシリコン窒化物；
silicon nitride）層を形成する各工程を含み、前
記半導体基板上に部分的に酸化物領域を形成する
種類の製造方法に関する。
背景技術
LOCOS法と呼ばれる方法はジエイ．エイ．ア
ピルほかが公表した”シリコンの局部酸化：新技
術的局面”（Local Oxidation of Silicon：NeW
Technological Aspects）（フイリツプス・リサ
ーチ・レポート26，157〜165頁、1971年６月）か
ら知ることができる。この公知方法によると、酸
化マスクとして酸化シリコン−窒化シリコンの二
重層を用いることによつて、シリコン基板の相当
厚い酸化物パターンが一部又は完全に埋め込まれ
る。もし、酸化前に耐エツチング剤マスクとし
て、最初に酸化シリコン−窒化シリコンの二重層
が使用された場合は、完全に埋め込まれた酸化物
パターンが得られる。しかし、前述の刊行物の公
知方法に説明されているように、酸化物に窒化シ
リコン・マスクの下に”バーヅ・ビーク”
（dird′s beak）として知られるとりのちばし形状
の不要の酸化物の延長部（第９図50）が成長して
しまう。更に酸化前に部分的にシリコンがエツチ
ング除去される場合、酸化後酸化物−窒化物マス
クに隣り合う厚い酸化物層の端部に高さ約4000〜
5000Å程度のバーヅ・ヘツド（bird′s head）と
よばれる鳥の頭形状の隆起（第９図52）が形成さ
れる。
ピルほかが公表した”シリコンの局部酸化：新技
術的局面”（Local Oxidation of Silicon：NeW
Technological Aspects）（フイリツプス・リサ
ーチ・レポート26，157〜165頁、1971年６月）か
ら知ることができる。この公知方法によると、酸
化マスクとして酸化シリコン−窒化シリコンの二
重層を用いることによつて、シリコン基板の相当
厚い酸化物パターンが一部又は完全に埋め込まれ
る。もし、酸化前に耐エツチング剤マスクとし
て、最初に酸化シリコン−窒化シリコンの二重層
が使用された場合は、完全に埋め込まれた酸化物
パターンが得られる。しかし、前述の刊行物の公
知方法に説明されているように、酸化物に窒化シ
リコン・マスクの下に”バーヅ・ビーク”
（dird′s beak）として知られるとりのちばし形状
の不要の酸化物の延長部（第９図50）が成長して
しまう。更に酸化前に部分的にシリコンがエツチ
ング除去される場合、酸化後酸化物−窒化物マス
クに隣り合う厚い酸化物層の端部に高さ約4000〜
5000Å程度のバーヅ・ヘツド（bird′s head）と
よばれる鳥の頭形状の隆起（第９図52）が形成さ
れる。
典型的には、バーヅ・ビークは、酸化の際中に
凹所の酸化物中に形成され、シリコン基板と窒化
シリコンとの間に形成される二酸化シリコン（又
はパツド酸化物として知られる）の下への横方向
の拡散から生ずるものである。隆起又はバーヅ・
ヘツドの発生は凹所の側壁における横方向の酸
化、及びシリコンが二酸化シリコンに変わるとき
に体積の増加が大きいことに帰因する。該二酸化
シリコン・パツドは窒化シリコンとシリコン基板
との接触面で基板に生ずるストレス又は応力を最
小にすることによつて、下にあるシリコン基板に
対する損傷の防止に使用される。そのようなスト
レスはシリコン基板に転位を発生させて望ましく
ない漏洩電流チヤンネルを生じさせ、界面の電気
特性に有害な影響を与える。
凹所の酸化物中に形成され、シリコン基板と窒化
シリコンとの間に形成される二酸化シリコン（又
はパツド酸化物として知られる）の下への横方向
の拡散から生ずるものである。隆起又はバーヅ・
ヘツドの発生は凹所の側壁における横方向の酸
化、及びシリコンが二酸化シリコンに変わるとき
に体積の増加が大きいことに帰因する。該二酸化
シリコン・パツドは窒化シリコンとシリコン基板
との接触面で基板に生ずるストレス又は応力を最
小にすることによつて、下にあるシリコン基板に
対する損傷の防止に使用される。そのようなスト
レスはシリコン基板に転位を発生させて望ましく
ない漏洩電流チヤンネルを生じさせ、界面の電気
特性に有害な影響を与える。
バーヅ・ビーク及びバーヅ・ヘツドの存在は多
くの不利益を招く。バーヅ・ビークによつて装置
の能動領域は減じられ、フイールド絶縁領域が増
加する。特に超LSI回路におけるチツプ面積
（real estate）は重要であるから、上記の点は非
常に不都合である。バーヅ・ビークがあると、そ
のために横の絶縁境界を明確に規定するのが難か
しい。又、バーヅ・ヘツドのために酸化物凹所が
急傾斜となるため、凹所の酸化物領域に形成され
る電極接続は破損し、断線し易くなる。バーヅ・
ヘツドによるその他の不利益としては、ホトリン
グラフイツク処理工程のために必要なマスク・パ
ターンとの密着が困難になることである。
くの不利益を招く。バーヅ・ビークによつて装置
の能動領域は減じられ、フイールド絶縁領域が増
加する。特に超LSI回路におけるチツプ面積
（real estate）は重要であるから、上記の点は非
常に不都合である。バーヅ・ビークがあると、そ
のために横の絶縁境界を明確に規定するのが難か
しい。又、バーヅ・ヘツドのために酸化物凹所が
急傾斜となるため、凹所の酸化物領域に形成され
る電極接続は破損し、断線し易くなる。バーヅ・
ヘツドによるその他の不利益としては、ホトリン
グラフイツク処理工程のために必要なマスク・パ
ターンとの密着が困難になることである。
以上述べたことは、バーヅ・ビークとバーヅ・
ヘツドとの関連する多数の不利益の中からの代表
するものである。従つて、バーヅ・ビーク及びバ
ーヅ・ヘツドを減じ、除去することが望ましいの
は明らかである。
ヘツドとの関連する多数の不利益の中からの代表
するものである。従つて、バーヅ・ビーク及びバ
ーヅ・ヘツドを減じ、除去することが望ましいの
は明らかである。
ここに明記した種類の方法は米国特許明細書第
3958040号から知ることができる。この公知の方
法によると、完全にくぼんだ位置に酸化物を形成
する場合には、凹所（くぼみ）はシリコン基板ま
でエツチングして形成される。その後酸化物マス
クが凹所の側壁に追加されて、シリコンを酸化か
ら保護し、それによつてバーヅ・ヘツドの形成を
少なくする。最初に形成した窒化物層のマスクに
隣接して窒化物のマスクを追加することによつ
て、バーヅ・ヘツド同様にバーヅ・ビークの大き
さを減少することも可能である。この公知の方法
では、シリコンのくぼみ部形成のためにエツチン
グするときに、シリコンのいくらかがマスクの張
出しの下側に残る傾向があるから、バーヅ・ヘツ
ドの問題の制御には限界があるという欠点を有す
る。もし、そのような残りのシリコンを十分除去
するために、基板を厳しく超過エツチングしよう
とすると、張出したマスクはつぶされるかもしれ
ない。
3958040号から知ることができる。この公知の方
法によると、完全にくぼんだ位置に酸化物を形成
する場合には、凹所（くぼみ）はシリコン基板ま
でエツチングして形成される。その後酸化物マス
クが凹所の側壁に追加されて、シリコンを酸化か
ら保護し、それによつてバーヅ・ヘツドの形成を
少なくする。最初に形成した窒化物層のマスクに
隣接して窒化物のマスクを追加することによつ
て、バーヅ・ヘツド同様にバーヅ・ビークの大き
さを減少することも可能である。この公知の方法
では、シリコンのくぼみ部形成のためにエツチン
グするときに、シリコンのいくらかがマスクの張
出しの下側に残る傾向があるから、バーヅ・ヘツ
ドの問題の制御には限界があるという欠点を有す
る。もし、そのような残りのシリコンを十分除去
するために、基板を厳しく超過エツチングしよう
とすると、張出したマスクはつぶされるかもしれ
ない。
他の欠点としては、凹所の側壁に設けられた窒
化物マスクは酸化工程中、限定された有効性しか
有しないという問題がある。
化物マスクは酸化工程中、限定された有効性しか
有しないという問題がある。
更に、合成マスクの酸化シリコン層の横方向酸
化は上記公知方法によつても、今なおいく分発生
するため、その公知方法によるバーヅ・ビークの
問題の制御は単に制限内でのみ達成されるという
欠点を有する。
化は上記公知方法によつても、今なおいく分発生
するため、その公知方法によるバーヅ・ビークの
問題の制御は単に制限内でのみ達成されるという
欠点を有する。
発明の開示
この発明の目的は、バーヅ・ビーク及びバー
ヅ・ヘツドが発生しないようにした半導体基板へ
の酸化物領域の形成方法を提供することである。
ヅ・ヘツドが発生しないようにした半導体基板へ
の酸化物領域の形成方法を提供することである。
この発明の方法は、前記窒化物層から所定の距
離だけ突出する端部を有するマイクを前記窒化物
層上に形成して、前記基板に形成するべきドープ
ド領域の端部を前記マスクの突出する端部によつ
て決定し、それによりドープド領域を前記基板上
に形成し、その後ドープド領域のイオンを拡散し
て拡散したドープド領域とし、それから前記基板
を比較的低温で熱酸化することによつて前記拡散
したドープド領域の少くとも一部を酸化物領域に
変換する各工程を含む。
離だけ突出する端部を有するマイクを前記窒化物
層上に形成して、前記基板に形成するべきドープ
ド領域の端部を前記マスクの突出する端部によつ
て決定し、それによりドープド領域を前記基板上
に形成し、その後ドープド領域のイオンを拡散し
て拡散したドープド領域とし、それから前記基板
を比較的低温で熱酸化することによつて前記拡散
したドープド領域の少くとも一部を酸化物領域に
変換する各工程を含む。
この発明による方法は、バーヅ・ビーク及びバ
ーヅ・ヘツドの両方を目に見えて減少させること
ができるということが判明した。更に、この発明
は能動領域の範囲を精密に制御することができる
という利点を有する。
ーヅ・ヘツドの両方を目に見えて減少させること
ができるということが判明した。更に、この発明
は能動領域の範囲を精密に制御することができる
という利点を有する。
この発明の方法では、基板を熱酸化する工程は
約800℃以下の温度で行われることが好ましい。
そのような好ましい熱酸化の範囲は700℃〜800℃
である。
約800℃以下の温度で行われることが好ましい。
そのような好ましい熱酸化の範囲は700℃〜800℃
である。
第１図〜第７図は、この発明の方法を使用する
真性共通平面（true coplanar：第７図の構造）
半導体構造を製造する各工程を表わした横断面図
である。
真性共通平面（true coplanar：第７図の構造）
半導体構造を製造する各工程を表わした横断面図
である。
第１図、第２図、第３Ａ図、第５Ａ図，第６Ａ
図、第７図は、この発明の代替しうる方法を用い
て真性共通平面構造を形成する段階を表わす横断
面図である。
図、第７図は、この発明の代替しうる方法を用い
て真性共通平面構造を形成する段階を表わす横断
面図である。
第１図〜第５図及び第８図は、この発明の方法
を使用する標準（standard）共通平面半導体構
造（第８図の構造）を製造する各工程を表わす横
断面図である。
を使用する標準（standard）共通平面半導体構
造（第８図の構造）を製造する各工程を表わす横
断面図である。
第１図〜第５図、第６Ｂ図、第９図は、変更し
たこの発明の方法を使用してバーヅ・ビーク及び
（又は）バーヅ・ヘツドを有する真性共通平面半
導体構造を形成する各工程を表わす横断面図であ
る。
たこの発明の方法を使用してバーヅ・ビーク及び
（又は）バーヅ・ヘツドを有する真性共通平面半
導体構造を形成する各工程を表わす横断面図であ
る。
第１０図は、この発明に従つて製造され形成さ
れた従来の集積回路の真性共通平面構造を表わす
横断面図である。
れた従来の集積回路の真性共通平面構造を表わす
横断面図である。
発明を実施するための最良の形態
次に、添付図面を参照してその例によりこの発
明を説明する。テーブルＩはこの発明の実施例に
従つてバーヅ・ビーク及びバーヅ・ヘツドを減少
するようにした標準及び真性共通平面構造（それ
ぞれ第８図、第７図のような構造）を形成する処
理シーケンスの概略を示す。テーブルＩにおい
て、工程１〜８と工程１３とは標準共通平面構造
（第８図のような構造）に関し、工程１〜１３は
真性共通平面構造（第７図のような構造）に関す
る。下記説明は主に標準及び真性共通平面集積回
路構造に向けられているが、この説明はこの発明
の原理を実施することができるすべての集積回路
構造の製造の典型である。加えて、この図面に表
わした厚さ及びその他の寸法は説明を明確にする
ために選ばれたものであり、寸法が重要であると
いう意味に解釈してはならない。
明を説明する。テーブルＩはこの発明の実施例に
従つてバーヅ・ビーク及びバーヅ・ヘツドを減少
するようにした標準及び真性共通平面構造（それ
ぞれ第８図、第７図のような構造）を形成する処
理シーケンスの概略を示す。テーブルＩにおい
て、工程１〜８と工程１３とは標準共通平面構造
（第８図のような構造）に関し、工程１〜１３は
真性共通平面構造（第７図のような構造）に関す
る。下記説明は主に標準及び真性共通平面集積回
路構造に向けられているが、この説明はこの発明
の原理を実施することができるすべての集積回路
構造の製造の典型である。加えて、この図面に表
わした厚さ及びその他の寸法は説明を明確にする
ために選ばれたものであり、寸法が重要であると
いう意味に解釈してはならない。
テーブル
標準及び真性共通平面構造のためのプロセス・
フロートチヤート 工程１〜８，１３：標準共通平面構造（第８図の
構造） 工程１〜１３：真性共通平面構造（第７図の構
造） １ 開始材料：結晶面が（111）又は（100）のシ
リコン（Si） ２ パツド酸化物の形成（第１図） ３ 窒化物デポジシヨン（第１図） ４ 薄い酸化物の形成（選択可）（第１図） ５ 能動領域のパターンニング（第２図） ６ 高エネルギ砒素イオンの注入（第３図） ７ フイールド領域の砒素拡散（第４図） ８ ドープド・シリコンを二酸化シリコンに完全
変換する低温フイールド酸化（第５図） ９ 工程８の酸化物をエツチングしてシリコン−
酸化物−窒化物メサ（台形；mesa）を成形す
る（第６図） 10 低エネルギ砒素イオンの注入（第６図） 11 フイールド領域に対する砒素の拡散（第６
図） 12 工程１０でドープされたシリコンを二酸化シ
リコンに完全に変換する低温フイールド酸化
（第７図） 13 酸化物−窒化物二重マスクの除去（第７図又
は第８図） 標準共通平面構造（第８図の構造） 開始材料は１片のｎ形又はｐ形単結晶半導体シ
リコンである。この開始材料は（111）又は
（100）結晶配向のどちらでもよく、典型的には８
〜12Ω／cmのバルク（bulk）固有抵抗を有する。
図において示されている基板１０は、前記１片の
開始材料シリコンのうちの約25.4ミクロン幅の非
常に小さな部分のみを表わしている。適当に洗浄
した後、該スライスは、典型的には、例えば850
〜1000℃に高められた温度の反応炉管の中で毎分
５リツトルの流速の純粋なドライ酸素に晒して酸
化する（工程２）ことによつて、基板１０全体の
上に約100〜500Å厚の酸化物層１１を生成する
（第１図）。この熱酸化は大気圧か又は７気圧まで
の高圧下で行なわれる。酸化物層１１（又はここ
ではパツド酸化物（pad oxide）と呼ばれる）
は、酸素を反応炉管の中に入れる前に、97℃に維
持された水の中を上記と同一の流速で酸素ガスを
通過させるようにしたウエツト酸化によつても形
成することができる。ウエツト酸化の温度も、
850〜1000℃の範囲である。
フロートチヤート 工程１〜８，１３：標準共通平面構造（第８図の
構造） 工程１〜１３：真性共通平面構造（第７図の構
造） １ 開始材料：結晶面が（111）又は（100）のシ
リコン（Si） ２ パツド酸化物の形成（第１図） ３ 窒化物デポジシヨン（第１図） ４ 薄い酸化物の形成（選択可）（第１図） ５ 能動領域のパターンニング（第２図） ６ 高エネルギ砒素イオンの注入（第３図） ７ フイールド領域の砒素拡散（第４図） ８ ドープド・シリコンを二酸化シリコンに完全
変換する低温フイールド酸化（第５図） ９ 工程８の酸化物をエツチングしてシリコン−
酸化物−窒化物メサ（台形；mesa）を成形す
る（第６図） 10 低エネルギ砒素イオンの注入（第６図） 11 フイールド領域に対する砒素の拡散（第６
図） 12 工程１０でドープされたシリコンを二酸化シ
リコンに完全に変換する低温フイールド酸化
（第７図） 13 酸化物−窒化物二重マスクの除去（第７図又
は第８図） 標準共通平面構造（第８図の構造） 開始材料は１片のｎ形又はｐ形単結晶半導体シ
リコンである。この開始材料は（111）又は
（100）結晶配向のどちらでもよく、典型的には８
〜12Ω／cmのバルク（bulk）固有抵抗を有する。
図において示されている基板１０は、前記１片の
開始材料シリコンのうちの約25.4ミクロン幅の非
常に小さな部分のみを表わしている。適当に洗浄
した後、該スライスは、典型的には、例えば850
〜1000℃に高められた温度の反応炉管の中で毎分
５リツトルの流速の純粋なドライ酸素に晒して酸
化する（工程２）ことによつて、基板１０全体の
上に約100〜500Å厚の酸化物層１１を生成する
（第１図）。この熱酸化は大気圧か又は７気圧まで
の高圧下で行なわれる。酸化物層１１（又はここ
ではパツド酸化物（pad oxide）と呼ばれる）
は、酸素を反応炉管の中に入れる前に、97℃に維
持された水の中を上記と同一の流速で酸素ガスを
通過させるようにしたウエツト酸化によつても形
成することができる。ウエツト酸化の温度も、
850〜1000℃の範囲である。
酸化の後、第１図に例示するように、温度約
700℃及び400ミリトールの圧力で、アンモニヤ及
びジクロロシラン（diehlorosilane）の混合物を
使用して低温化学蒸着法（LPCVD）により、シ
リコン・スライスの上に窒化シリコン層１２がデ
ポジツト（deposit）される（工程３）。アンモニ
ヤ対ジクロロシランの典型的は比率は3.5：１で
ある。この方法で形成される窒化物１２の厚さは
典型的には700〜1800Åの範囲である。この厚さ
範囲の下限は、後の製造段階において、好ましく
ない酸素の浸透が起るような窒化物の欠陥を出さ
ないために必要な窒化物の最小厚に相当する。窒
化物１２の厚さを1800Å以上にすると、基板表面
に転位置及び欠陥が生じ、結果として、好ましく
ないジヤンクシヨン・リーケージ（leakage）を
発生させるようにシリコン基板１０の表面を変形
させるおそれがある。
700℃及び400ミリトールの圧力で、アンモニヤ及
びジクロロシラン（diehlorosilane）の混合物を
使用して低温化学蒸着法（LPCVD）により、シ
リコン・スライスの上に窒化シリコン層１２がデ
ポジツト（deposit）される（工程３）。アンモニ
ヤ対ジクロロシランの典型的は比率は3.5：１で
ある。この方法で形成される窒化物１２の厚さは
典型的には700〜1800Åの範囲である。この厚さ
範囲の下限は、後の製造段階において、好ましく
ない酸素の浸透が起るような窒化物の欠陥を出さ
ないために必要な窒化物の最小厚に相当する。窒
化物１２の厚さを1800Å以上にすると、基板表面
に転位置及び欠陥が生じ、結果として、好ましく
ないジヤンクシヨン・リーケージ（leakage）を
発生させるようにシリコン基板１０の表面を変形
させるおそれがある。
さらにその後、窒化物層１２に対して次にデポ
ジツトされるべきホトレジスト層の密着性を高め
るために、窒化物の表面部を酸化して（工程４）
二酸化シリコンの薄い表面層１３を形成する（第
１図）。これは、十分な時間、400〜500℃の温度
でLPCVDにより、又は750〜1000℃の流れで窒
化物１２を処理することによつて行われ、約50〜
100Å厚の二酸化シリコン層１３を形成する。こ
の工程はそれ自体この発明の概念に本質的に必要
ではないが、ホトレジスト層を形成する次の工程
における窒化物１２の密着性を強化するために、
この工程を使用するのが好ましい。
ジツトされるべきホトレジスト層の密着性を高め
るために、窒化物の表面部を酸化して（工程４）
二酸化シリコンの薄い表面層１３を形成する（第
１図）。これは、十分な時間、400〜500℃の温度
でLPCVDにより、又は750〜1000℃の流れで窒
化物１２を処理することによつて行われ、約50〜
100Å厚の二酸化シリコン層１３を形成する。こ
の工程はそれ自体この発明の概念に本質的に必要
ではないが、ホトレジスト層を形成する次の工程
における窒化物１２の密着性を強化するために、
この工程を使用するのが好ましい。
次に、第２図に示すように、従来の方法を使用
して、構造の全表面に範囲6000〜10000Åの典型
的な厚さのホトレジスト層１４が設けられる。そ
の後、希望する能動領域のパターンを規定するマ
スクを通してフオトレジスト１４が紫外線光によ
り露光される。次に、適当な溶剤を使用してホト
レジストを現像して窒化物がエツチング除去され
るべき領域を露出させる。もし酸化物の薄い層１
３が窒化物１２の上に形成されていたなら、窒化
物をエツチングする前に全体を希釈したフツ化水
素溶液に浸すことによつて、薄い酸化物層を取除
く。次に窒化物層１２は、その上を覆つているホ
トレジスト１４（第２図）をマスクとして使用し
て、プラズマ・エツチング又はウエツト・ケミカ
ル・エツチングのような従来のエツチング技術に
よつてエツチングされる（工程５）。
して、構造の全表面に範囲6000〜10000Åの典型
的な厚さのホトレジスト層１４が設けられる。そ
の後、希望する能動領域のパターンを規定するマ
スクを通してフオトレジスト１４が紫外線光によ
り露光される。次に、適当な溶剤を使用してホト
レジストを現像して窒化物がエツチング除去され
るべき領域を露出させる。もし酸化物の薄い層１
３が窒化物１２の上に形成されていたなら、窒化
物をエツチングする前に全体を希釈したフツ化水
素溶液に浸すことによつて、薄い酸化物層を取除
く。次に窒化物層１２は、その上を覆つているホ
トレジスト１４（第２図）をマスクとして使用し
て、プラズマ・エツチング又はウエツト・ケミカ
ル・エツチングのような従来のエツチング技術に
よつてエツチングされる（工程５）。
上記工程で説明した窒化物のエツチングは、第
２図に示すように、窒化物１２がえぐられてホト
レジスト１４の突出１４Ａが窒化物１２の端部か
ら長さXL Pとなるように制御される。突出XL Pの
長さはホトレジストの突出１４Ａの端部１６と窒
化物マスク１２の端部１７との間の距離である。
このホトレジストの突出１４Ａは、これから十分
説明するような次に続くイオン注入工程におい
て、窒化物と酸化物の２重マスクの直下の基板領
域をドーピングから保護するために必要である。
バーヅ・ビーク及びバーヅ・ヘツドを減少するた
めに選ばれる突出の長さXL Pは、後述するイオン
注入エネルギ、ドーズ量及びドライブ・イン
（drive−in）の深さのようなパラメータの関数で
ある。
２図に示すように、窒化物１２がえぐられてホト
レジスト１４の突出１４Ａが窒化物１２の端部か
ら長さXL Pとなるように制御される。突出XL Pの
長さはホトレジストの突出１４Ａの端部１６と窒
化物マスク１２の端部１７との間の距離である。
このホトレジストの突出１４Ａは、これから十分
説明するような次に続くイオン注入工程におい
て、窒化物と酸化物の２重マスクの直下の基板領
域をドーピングから保護するために必要である。
バーヅ・ビーク及びバーヅ・ヘツドを減少するた
めに選ばれる突出の長さXL Pは、後述するイオン
注入エネルギ、ドーズ量及びドライブ・イン
（drive−in）の深さのようなパラメータの関数で
ある。
以上で説明した方法で能動領域をパターン化し
た後、第３図に表わすように、この構造は従来の
イオン注入工程を受け（工程６）、そこで、例え
ば、８×1015イオン／cm2のドーズ量及び範囲80〜
100keVの高エネルギの砒素イオンが酸化物層１
１を通して基板のマスクしていない領域に導入さ
れる。その他、適当なドーピング剤としては隣も
ある。この注入工程の結果によるドーピング剤の
輪郭は第３図に数字１５で表わす。このドーピン
グ工程においては、一般的にバーヅ・ビーク及び
バーヅ・ヘツドが形成される基板の範囲、すなわ
ち、ホトレジストの突出１４Ａの直下及び境界線
１６と１７との間の基板の範囲又は領域はホトレ
ジストの突出１４Ａによつて保護されてドープさ
れない。
た後、第３図に表わすように、この構造は従来の
イオン注入工程を受け（工程６）、そこで、例え
ば、８×1015イオン／cm2のドーズ量及び範囲80〜
100keVの高エネルギの砒素イオンが酸化物層１
１を通して基板のマスクしていない領域に導入さ
れる。その他、適当なドーピング剤としては隣も
ある。この注入工程の結果によるドーピング剤の
輪郭は第３図に数字１５で表わす。このドーピン
グ工程においては、一般的にバーヅ・ビーク及び
バーヅ・ヘツドが形成される基板の範囲、すなわ
ち、ホトレジストの突出１４Ａの直下及び境界線
１６と１７との間の基板の範囲又は領域はホトレ
ジストの突出１４Ａによつて保護されてドープさ
れない。
次に、ホトレジスト１４が除去され、第３図に
表わす構造の断面の一部を拡大例示する第４図に
表わすように、従来の拡散プロセスを使用して基
板の所定のジヤンクシヨン深さXjに上記で注入
された砒素イオンが拡散される。拡散工程の結果
拡散されたドーピング剤の輪郭は第４図の参照番
号１５Ａで表わす。ジヤンクシヨン深さXjは凹
所におかれた絶縁酸化物の厚さtOXによつてきま
る。絶縁酸化物が厚い場合には深さXjも深くす
る必要がある。典型的には、酸化中（工程８）に
消耗されるドープド・シリコンの厚さはそこから
成長される二酸化シリコンの約50％、すなわち Xj＝0.5tOX ……(1) である。例えば、10000Å厚の絶縁酸化物を成長
させるためには、イオンは好ましくXjの深さ約
0.5ミクロンに拡散される必要がある。砒素イオ
ンをXjの深さ0.5ミクロンに拡散されるためには、
該イオン注入された構造は約120分間温度1000℃
の窒素ガスを受ける。この拡散工程中、砒素イオ
ンは垂直に下方向にのみ拡散せずに、横方向にも
拡散する。突出１４Ａの端部１６（第４図）に相
当する境界線から測定した横方向拡散距離Xdは
ドーピング剤のドーズ量（dose）の関数であり、
一般に垂直拡散距離Xjより短い。８×1015イオ
ン／cm2のドーズ量D1に対してXdは垂直拡散の約
70％、すなわち、 Xd＝0.7Xj ……(2) である。換言すると、砒素が基板に対し、0.5ミ
クロンの深さXjまで拡散されるべき場合、それ
に対応する横方向の拡散距離Xdは約0.35ミクロン
となるだろうということである。少ないドーズ量
の砒素イオンを用いたときは、もちろんその値は
少い。例えば、約1015イオン／cm2のドーズ量D2に
対しては横方向拡散は垂直方向拡散の約50％、す
なわち Xd＝0.5Xj ……(3) である。
表わす構造の断面の一部を拡大例示する第４図に
表わすように、従来の拡散プロセスを使用して基
板の所定のジヤンクシヨン深さXjに上記で注入
された砒素イオンが拡散される。拡散工程の結果
拡散されたドーピング剤の輪郭は第４図の参照番
号１５Ａで表わす。ジヤンクシヨン深さXjは凹
所におかれた絶縁酸化物の厚さtOXによつてきま
る。絶縁酸化物が厚い場合には深さXjも深くす
る必要がある。典型的には、酸化中（工程８）に
消耗されるドープド・シリコンの厚さはそこから
成長される二酸化シリコンの約50％、すなわち Xj＝0.5tOX ……(1) である。例えば、10000Å厚の絶縁酸化物を成長
させるためには、イオンは好ましくXjの深さ約
0.5ミクロンに拡散される必要がある。砒素イオ
ンをXjの深さ0.5ミクロンに拡散されるためには、
該イオン注入された構造は約120分間温度1000℃
の窒素ガスを受ける。この拡散工程中、砒素イオ
ンは垂直に下方向にのみ拡散せずに、横方向にも
拡散する。突出１４Ａの端部１６（第４図）に相
当する境界線から測定した横方向拡散距離Xdは
ドーピング剤のドーズ量（dose）の関数であり、
一般に垂直拡散距離Xjより短い。８×1015イオ
ン／cm2のドーズ量D1に対してXdは垂直拡散の約
70％、すなわち、 Xd＝0.7Xj ……(2) である。換言すると、砒素が基板に対し、0.5ミ
クロンの深さXjまで拡散されるべき場合、それ
に対応する横方向の拡散距離Xdは約0.35ミクロン
となるだろうということである。少ないドーズ量
の砒素イオンを用いたときは、もちろんその値は
少い。例えば、約1015イオン／cm2のドーズ量D2に
対しては横方向拡散は垂直方向拡散の約50％、す
なわち Xd＝0.5Xj ……(3) である。
方程式(1)と(2)とを組合わせて、イオンのドーズ
量D1に対するXdとtOX間の直接の関係は下記方程
式(4)から得られる。
量D1に対するXdとtOX間の直接の関係は下記方程
式(4)から得られる。
Xd＝0.35tOX ……(4)
方程式(1)と(3)との組合わせから得られる低い方
のイオン・ドーズ量D2に対する対応関係は下記
方程式(5)から得られる。
のイオン・ドーズ量D2に対する対応関係は下記
方程式(5)から得られる。
Xd＝0.25tOX ……(5)
故に、８×1015イオン／cm2の典型的なイオン・
ドーズ量における酸化物厚さ10000Å（１ミクロ
ン）及び13000Å（1.3ミクロン）に対する横方向
酸化物距離Xdは夫々0.35ミクロン及び0.45ミクロ
ンである。１×1015イオン／cm2の低いドーズ量の
ための絶縁酸化物厚10000Å（１ミクロン）及び
13000Å（1.3ミクロン）に対応する横方向拡散距
離Xdは夫々0.25ミクロン及び0.32ミクロンであ
る。
ドーズ量における酸化物厚さ10000Å（１ミクロ
ン）及び13000Å（1.3ミクロン）に対する横方向
酸化物距離Xdは夫々0.35ミクロン及び0.45ミクロ
ンである。１×1015イオン／cm2の低いドーズ量の
ための絶縁酸化物厚10000Å（１ミクロン）及び
13000Å（1.3ミクロン）に対応する横方向拡散距
離Xdは夫々0.25ミクロン及び0.32ミクロンであ
る。
突出１４Ａの長さXL Pはいくぶん横方向拡散距
離Xdより短くなるように構成するのが好ましい。
XL PがXdより短いときは、窒化物直下の基板の領
域は注入工程（工程６）中にはドープされない
が、窒化物１２の下の基板領域と窒化物の境界１
７−１７の内部では拡散工程（工程７）中にドー
プされる。しかしながら、その領域のドーピング
は境界１７−１７外の領域のドーピングと比較し
て軽く、次に続く酸化工程（工程８）中における
境界１７−１７外の酸化を早くし、窒化物１２の
下の酸化を遅くするので、実質上、バーヅ・ビー
ク及びバーヅ・ヘツドを取除くことができる。
XL PがXdと等しく又はXdより大きい場合、窒化物
１２の直下の基板の領域は注入工程（工程６）又
は拡散工程（工程７）のどちらの場合のもドープ
されない。これが、窒化物境界１７−１７の外に
は酸化を速めて、窒化物１２の下の酸化を遅くし
て、バーヅ・ビーク及びバーヅ・ヘツトを除去す
ることになる。しかし、これら３つの状況すべて
において、窒化物１２をエツチングする必要があ
るが、その際に窒化物１２を過度に超過エツチン
グすると窒化物の端部がでこぼこになつたり、又
は輪郭がはつきりしなくなる可能性がある。この
ようなカツト（cut）が正確でない窒化物マスク
は能動領域の位置が不正確になり、後続する製造
工程において製造不良を生じさせる。とにかく、
XL Pが（０，１〜0.2）ミクロンの範囲にあるとき
にXd＝0.35ミクロン、Xj＝0.5ミクロン、tOX＝
10000Å、D1＝８×1015イオン／cm2のような典型
的なパラメータに対してバーヅ・ビーク及びバー
ヅ・ヘツドの発生を良好に抑えることができると
いうことがわかつた。
離Xdより短くなるように構成するのが好ましい。
XL PがXdより短いときは、窒化物直下の基板の領
域は注入工程（工程６）中にはドープされない
が、窒化物１２の下の基板領域と窒化物の境界１
７−１７の内部では拡散工程（工程７）中にドー
プされる。しかしながら、その領域のドーピング
は境界１７−１７外の領域のドーピングと比較し
て軽く、次に続く酸化工程（工程８）中における
境界１７−１７外の酸化を早くし、窒化物１２の
下の酸化を遅くするので、実質上、バーヅ・ビー
ク及びバーヅ・ヘツドを取除くことができる。
XL PがXdと等しく又はXdより大きい場合、窒化物
１２の直下の基板の領域は注入工程（工程６）又
は拡散工程（工程７）のどちらの場合のもドープ
されない。これが、窒化物境界１７−１７の外に
は酸化を速めて、窒化物１２の下の酸化を遅くし
て、バーヅ・ビーク及びバーヅ・ヘツトを除去す
ることになる。しかし、これら３つの状況すべて
において、窒化物１２をエツチングする必要があ
るが、その際に窒化物１２を過度に超過エツチン
グすると窒化物の端部がでこぼこになつたり、又
は輪郭がはつきりしなくなる可能性がある。この
ようなカツト（cut）が正確でない窒化物マスク
は能動領域の位置が不正確になり、後続する製造
工程において製造不良を生じさせる。とにかく、
XL Pが（０，１〜0.2）ミクロンの範囲にあるとき
にXd＝0.35ミクロン、Xj＝0.5ミクロン、tOX＝
10000Å、D1＝８×1015イオン／cm2のような典型
的なパラメータに対してバーヅ・ビーク及びバー
ヅ・ヘツドの発生を良好に抑えることができると
いうことがわかつた。
希望するジヤンクシヨンの深さまでの砒素イオ
ンの拡散に続き、低温蒸気酸化が行われて（工程
８）、基板のドープド領域１５−１５（第４図）
のシリコンを酸化することにより厚いフイールド
酸化物領域１８（第５図）に成長させる。この酸
化工程で選ばれる温度は範囲700℃〜800℃とかな
り低い温度であり、酸化時間は希望するフイール
ド酸化物領域の厚さによつて約15〜24時間であ
る。この低温酸化工程中におけるドープされてい
ない領域の酸化は非常に少なく、そのためバー
ヅ・ビーク及びバーヅ・ヘツドの発生は抑制され
る。バーヅ・ビーク及びバーヅ・ヘツドの制圧又
は削除は、シリコンの表面によつて二酸化シリコ
ンの成長速度が異なるために達成することができ
るものである。高度にドープされたシリコン領域
１５−１５からの二酸化シリコンの成長率又は速
度は、窒化物マスク１２に対応する本来の又はド
ープされていない部分のシリコンの成長速度より
非常に速い。この成長速度は、ドープされたシリ
コン表面の結晶配向と、ドープするために使用さ
れるイオンのドーズ量及びエネルギ等の関数であ
る。例えば（111）面の成長速度は、（100）面に
おける成長速度より約10〜20％速い。また例え
ば、100keVのエネルギの砒素イオンおよび８×
1015イオン／cm2のドーズ量を（100）シリコンを
ドープするのに使用したときには、750℃の低温
におけるドープド領域の酸化物成長速度は同一材
料のドープされていない領域のそれより約５〜６
倍高い。一般に、酸化物の成長速度は不純物濃度
が増加すると増加する。ドープド・シリコンとド
ープされていないシリコンとの間の酸化速度の差
違は、又酸化温度が低くなると増加する。従つ
て、この発明の成果のためには低い温度がより有
利である。しかし、熱酸化の温度が低過ぎると、
酸化は必要な時間が長過ぎて、四六時中監視する
ことを必要とするという産業上の観点から問題が
おこるであろう。実際上、この発明による熱酸化
のための温度は、前述のように、温度管理が可能
な約15〜24時間内に10000〜12000Å厚のフイール
ド絶縁酸化物を成長させることができるという事
実から、周囲の圧力が約１気圧のときに、700℃
乃至800℃の間に設定される。酸化速度は周囲の
圧力を増加することによつて速くなり、酸化時間
を短くすることができ、又は酸化温度を所定の厚
さに対して700℃以下に下げることができる。
ンの拡散に続き、低温蒸気酸化が行われて（工程
８）、基板のドープド領域１５−１５（第４図）
のシリコンを酸化することにより厚いフイールド
酸化物領域１８（第５図）に成長させる。この酸
化工程で選ばれる温度は範囲700℃〜800℃とかな
り低い温度であり、酸化時間は希望するフイール
ド酸化物領域の厚さによつて約15〜24時間であ
る。この低温酸化工程中におけるドープされてい
ない領域の酸化は非常に少なく、そのためバー
ヅ・ビーク及びバーヅ・ヘツドの発生は抑制され
る。バーヅ・ビーク及びバーヅ・ヘツドの制圧又
は削除は、シリコンの表面によつて二酸化シリコ
ンの成長速度が異なるために達成することができ
るものである。高度にドープされたシリコン領域
１５−１５からの二酸化シリコンの成長率又は速
度は、窒化物マスク１２に対応する本来の又はド
ープされていない部分のシリコンの成長速度より
非常に速い。この成長速度は、ドープされたシリ
コン表面の結晶配向と、ドープするために使用さ
れるイオンのドーズ量及びエネルギ等の関数であ
る。例えば（111）面の成長速度は、（100）面に
おける成長速度より約10〜20％速い。また例え
ば、100keVのエネルギの砒素イオンおよび８×
1015イオン／cm2のドーズ量を（100）シリコンを
ドープするのに使用したときには、750℃の低温
におけるドープド領域の酸化物成長速度は同一材
料のドープされていない領域のそれより約５〜６
倍高い。一般に、酸化物の成長速度は不純物濃度
が増加すると増加する。ドープド・シリコンとド
ープされていないシリコンとの間の酸化速度の差
違は、又酸化温度が低くなると増加する。従つ
て、この発明の成果のためには低い温度がより有
利である。しかし、熱酸化の温度が低過ぎると、
酸化は必要な時間が長過ぎて、四六時中監視する
ことを必要とするという産業上の観点から問題が
おこるであろう。実際上、この発明による熱酸化
のための温度は、前述のように、温度管理が可能
な約15〜24時間内に10000〜12000Å厚のフイール
ド絶縁酸化物を成長させることができるという事
実から、周囲の圧力が約１気圧のときに、700℃
乃至800℃の間に設定される。酸化速度は周囲の
圧力を増加することによつて速くなり、酸化時間
を短くすることができ、又は酸化温度を所定の厚
さに対して700℃以下に下げることができる。
故に、この発明によつてバーヅ・ビーク及びバ
ーヅ・ヘツドが形成されるような基板の領域はホ
トレジストの突出１４Ａを用いることによつてイ
オン注入工程及び拡散工程中にドープされないよ
うに保護され、次にドープド・シリコンとドープ
されていないシリコンとの間の二酸化シリコンの
成長速度の差違を都合よく使用することによつ
て、バーヅ・ビーク及びバーヅ・ヘツドの成長を
相当減少することができる。
ーヅ・ヘツドが形成されるような基板の領域はホ
トレジストの突出１４Ａを用いることによつてイ
オン注入工程及び拡散工程中にドープされないよ
うに保護され、次にドープド・シリコンとドープ
されていないシリコンとの間の二酸化シリコンの
成長速度の差違を都合よく使用することによつ
て、バーヅ・ビーク及びバーヅ・ヘツドの成長を
相当減少することができる。
上述のように成長したフイールド酸化物領域１
８（第５図）の厚さは典型的には10000〜12000Å
の範囲にある。フイールド酸化物領域１８を成長
した後、酸化物−窒化物二重マスク１１〜１２は
普通の方法で除去される。すなわち、まず最初
に、希釈弗化水素酸に製造中の構造体を浸して前
の酸化工程中に窒化物１２の上に形成されたすべ
ての酸化物の被膜を除去し、その後窒化物に熱い
燐酸又はプラズマのようなエツチング剤により、
二酸化シリコンはそのままにして窒化物を除去
し、それに続き、再び希釈弗化水素酸に浸してパ
ツド酸化物１１を除去する。その後、露出してい
るシリコンを洗浄する。その結果生じた構造は第
８図に表わすような改良された標準共通平面構造
であつて、バーヅ・ビーク及びバーヅ・ヘツドの
発生を抑えたものである。
８（第５図）の厚さは典型的には10000〜12000Å
の範囲にある。フイールド酸化物領域１８を成長
した後、酸化物−窒化物二重マスク１１〜１２は
普通の方法で除去される。すなわち、まず最初
に、希釈弗化水素酸に製造中の構造体を浸して前
の酸化工程中に窒化物１２の上に形成されたすべ
ての酸化物の被膜を除去し、その後窒化物に熱い
燐酸又はプラズマのようなエツチング剤により、
二酸化シリコンはそのままにして窒化物を除去
し、それに続き、再び希釈弗化水素酸に浸してパ
ツド酸化物１１を除去する。その後、露出してい
るシリコンを洗浄する。その結果生じた構造は第
８図に表わすような改良された標準共通平面構造
であつて、バーヅ・ビーク及びバーヅ・ヘツドの
発生を抑えたものである。
例 １
標準共通平面構造
前述のプロセスで説明したようなバーヅ・ビー
ク及びバーヅ・ヘツドの発生を抑えた約10000Å
厚の絶縁酸化物領域を持つ標準共通平面構造を形
成するための工程を具体的に実施した例を示す。
ｎ形シリコン基板の上に500Å厚のパツド酸化物
１１と1800Å厚の窒化物１２との合成マスクを形
成した（工程２及び３）後に、約8000Å厚のホト
レジスト１４を使用して能動領域をパターン化し
た。（工程５）。次に、フイールド領域から窒化物
１２がエツチングされ、同時に長さXL Pのホトレ
ジストの突出１４Ａが約（0.1〜0.2）ミクロンの
範囲に作られた。次に、エネルギ100keV及びド
ーズ量約８×1015イオン／cm2の砒素イオンがフイ
ールド領域に注入された（工程６）。その後、そ
の構造体に窒素環境下で約２時間、約1000℃の温
度を受けさせることによつて、そのシリコン基板
に砒素イオンが約0.5ミクロンの深さに拡散され
た。この例で選ばれた拡散時間及び温度、イオ
ン・ドーズ量及びエネルギに対する砒素の横方向
拡散Xdは約0.35ミクロンであつた。次に、ドープ
ド・フイールド領域は約20時間、約750℃の温度
で酸化され、ドープド・シリコン面を10000Å厚
のフイールド酸化物に完全に変換した（工程８）。
そこで、パツド酸化物１１と窒化物１２とは除去
された（工程１３）。
ク及びバーヅ・ヘツドの発生を抑えた約10000Å
厚の絶縁酸化物領域を持つ標準共通平面構造を形
成するための工程を具体的に実施した例を示す。
ｎ形シリコン基板の上に500Å厚のパツド酸化物
１１と1800Å厚の窒化物１２との合成マスクを形
成した（工程２及び３）後に、約8000Å厚のホト
レジスト１４を使用して能動領域をパターン化し
た。（工程５）。次に、フイールド領域から窒化物
１２がエツチングされ、同時に長さXL Pのホトレ
ジストの突出１４Ａが約（0.1〜0.2）ミクロンの
範囲に作られた。次に、エネルギ100keV及びド
ーズ量約８×1015イオン／cm2の砒素イオンがフイ
ールド領域に注入された（工程６）。その後、そ
の構造体に窒素環境下で約２時間、約1000℃の温
度を受けさせることによつて、そのシリコン基板
に砒素イオンが約0.5ミクロンの深さに拡散され
た。この例で選ばれた拡散時間及び温度、イオ
ン・ドーズ量及びエネルギに対する砒素の横方向
拡散Xdは約0.35ミクロンであつた。次に、ドープ
ド・フイールド領域は約20時間、約750℃の温度
で酸化され、ドープド・シリコン面を10000Å厚
のフイールド酸化物に完全に変換した（工程８）。
そこで、パツド酸化物１１と窒化物１２とは除去
された（工程１３）。
真性共通平面構造（第７図の構造）
この発明を実施する他の方法として、基板の表
面下にくぼみ形状（凹所）の酸化物領域を有する
真性共通平面構造を形成する方法がある。この方
法では、標準共通平面構造について説明した上記
プロセス及びテーブルＩに要約したプロセス中の
基板のドープド領域がフイールド絶縁酸化物領域
１８（第５図）に十分変換される低温酸化工程
（テーブルＩの工程８）までを実行した後にいく
つかの新しい工程が続けられる。この方法による
真コプラナ構造の形成工程の全シーケンスはテー
ブルＩの全工程１〜１３に表わされている。
面下にくぼみ形状（凹所）の酸化物領域を有する
真性共通平面構造を形成する方法がある。この方
法では、標準共通平面構造について説明した上記
プロセス及びテーブルＩに要約したプロセス中の
基板のドープド領域がフイールド絶縁酸化物領域
１８（第５図）に十分変換される低温酸化工程
（テーブルＩの工程８）までを実行した後にいく
つかの新しい工程が続けられる。この方法による
真コプラナ構造の形成工程の全シーケンスはテー
ブルＩの全工程１〜１３に表わされている。
工程８の後、厚いフイールド酸化物が形成され
た（第５図）表面が約６〜７分間希釈弗化水素酸
のエツチングを受けて（工程９）、フイールド酸
化物を除去し、それによつて、第６図に表わすよ
うなシリコン１０−二酸化シリコン１１−窒化シ
リコン１２の台地を形成する。この工程の酸化物
のエツチングは基板に凹所２０を形成するため
に、フイールド酸化物１８のほとんですべてを除
去するだけでなく、又窒化物の突出１２Ａをも形
成する。第６図に示すように、工程９のエツチン
グ時間を制御することによつて、窒化物の突出１
２Ａが、長さXL nになるようにする。突出１２Ａ
の長さXL nは、後述する第２のドーピング中（工
程１０及び工程１１）に、バーヅ・ビーク及びバ
ーヅ・ヘツドが一般に形成されるパツド酸化物１
１の領域１１Ａの下の基板領域をドーピングから
保護するような長さに選定される。これは、前述
のテーブルＩの工程５の製造工程中に窒化物１２
の下の窒化物の境界１７−１７（第３図）より内
側の領域を保護した工程に類似する。上記工程５
について述べたホトレジストの突出の長さXL Pで
説明した理由と同じ理由により、長さXL nは、後
述する拡散工程１１が完了したときに、横方向の
ドーピング剤の拡散距離Xdよりいく分短くなる
ように構成される。ホトレジストの突出長さXL P
について説明したように、バーヅ・ビーク及びバ
ーヅ・ヘツドの発生を抑えるのに必要な窒化物の
突出の長さの値XL nも又、結局最終のフイールド
絶縁酸化物の厚さによつて決定される。とにか
く、優秀なバーヅ・ビークとバーヅ・ヘツドの発
生を高精度で抑えるには、工程１０が完了したと
きの縦方向のイオンの打込みの深さXjが約0.5ミ
クロン（この寸法は最終的に絶縁酸化物を10000
Åの厚さまで成長させるという前提で選定され
る）で、XL nが約0.1〜0.2ミクロンでありかつ工
程１１が完了したときの横方向の拡散Xdが、約
0.35ミクロンであるとよいということが判明し
た。
た（第５図）表面が約６〜７分間希釈弗化水素酸
のエツチングを受けて（工程９）、フイールド酸
化物を除去し、それによつて、第６図に表わすよ
うなシリコン１０−二酸化シリコン１１−窒化シ
リコン１２の台地を形成する。この工程の酸化物
のエツチングは基板に凹所２０を形成するため
に、フイールド酸化物１８のほとんですべてを除
去するだけでなく、又窒化物の突出１２Ａをも形
成する。第６図に示すように、工程９のエツチン
グ時間を制御することによつて、窒化物の突出１
２Ａが、長さXL nになるようにする。突出１２Ａ
の長さXL nは、後述する第２のドーピング中（工
程１０及び工程１１）に、バーヅ・ビーク及びバ
ーヅ・ヘツドが一般に形成されるパツド酸化物１
１の領域１１Ａの下の基板領域をドーピングから
保護するような長さに選定される。これは、前述
のテーブルＩの工程５の製造工程中に窒化物１２
の下の窒化物の境界１７−１７（第３図）より内
側の領域を保護した工程に類似する。上記工程５
について述べたホトレジストの突出の長さXL Pで
説明した理由と同じ理由により、長さXL nは、後
述する拡散工程１１が完了したときに、横方向の
ドーピング剤の拡散距離Xdよりいく分短くなる
ように構成される。ホトレジストの突出長さXL P
について説明したように、バーヅ・ビーク及びバ
ーヅ・ヘツドの発生を抑えるのに必要な窒化物の
突出の長さの値XL nも又、結局最終のフイールド
絶縁酸化物の厚さによつて決定される。とにか
く、優秀なバーヅ・ビークとバーヅ・ヘツドの発
生を高精度で抑えるには、工程１０が完了したと
きの縦方向のイオンの打込みの深さXjが約0.5ミ
クロン（この寸法は最終的に絶縁酸化物を10000
Åの厚さまで成長させるという前提で選定され
る）で、XL nが約0.1〜0.2ミクロンでありかつ工
程１１が完了したときの横方向の拡散Xdが、約
0.35ミクロンであるとよいということが判明し
た。
次に、砒素又は燐のようなドーピング剤がフイ
ールド領域にイオン注入される（工程１０）。こ
の注入工程では、30〜50keVの範囲の比較的低い
エネルギであり、８×1015イオン／cm2のように最
初の注入と同じドーズ量（テーブルＩの工程６）
の砒素イオンが注入される。ここでは工程６とは
異なり、能動領域を高いエネルギのイオン注入か
ら保護するためのホトレジスト層１４（第２図〜
第４図）がもはや存在しないから、このドーピン
グ工程１０では低いエネルギで砒素イオンが注入
される。ここの工程で選ばれるエネルギは、砒素
イオンが窒化物マスク１２を貫通しないように、
窒化物マスク１２の厚さによつて決められる。
ールド領域にイオン注入される（工程１０）。こ
の注入工程では、30〜50keVの範囲の比較的低い
エネルギであり、８×1015イオン／cm2のように最
初の注入と同じドーズ量（テーブルＩの工程６）
の砒素イオンが注入される。ここでは工程６とは
異なり、能動領域を高いエネルギのイオン注入か
ら保護するためのホトレジスト層１４（第２図〜
第４図）がもはや存在しないから、このドーピン
グ工程１０では低いエネルギで砒素イオンが注入
される。ここの工程で選ばれるエネルギは、砒素
イオンが窒化物マスク１２を貫通しないように、
窒化物マスク１２の厚さによつて決められる。
フイールド領域の低エネルギ・イオン注入の
後、上記工程７で説明したものと同一条件を使用
して高温拡散処理により（工程１１）、基板の凹
所２０にイオンを拡散する。
後、上記工程７で説明したものと同一条件を使用
して高温拡散処理により（工程１１）、基板の凹
所２０にイオンを拡散する。
次に、最初のフイールド酸化（工程８）と同一
条件を使用することができる工程１２の低温酸化
が遂行されて、第７図に表わす最終フイールド酸
化物領域２１が成長される。前述したように、パ
ツド酸化物領域１１Ａの下の基板領域をドーピン
グから保護することと、低い温度でこの構造体を
酸化することとの組合わせが実質上バーヅ・ビー
ク及びバーヅ・ヘツドの形成を抑圧する。このプ
ロセスの低温酸化工程は、フイールド絶縁酸化物
領域の上部表面がシリコン基板１０の能動領域の
表面と一致するまで約15〜24時間続けられる。そ
の後、酸化物−窒化物合成マスク１１〜１２は標
準共通平面構造について十分前述したような普通
の方法を用いて除去される（工程１３）。第７図
に例示するように、その結果生じた構造は、凹所
に設けられた複数の酸化物絶縁領域２１を持つ真
性共通平面の表面を有する。
条件を使用することができる工程１２の低温酸化
が遂行されて、第７図に表わす最終フイールド酸
化物領域２１が成長される。前述したように、パ
ツド酸化物領域１１Ａの下の基板領域をドーピン
グから保護することと、低い温度でこの構造体を
酸化することとの組合わせが実質上バーヅ・ビー
ク及びバーヅ・ヘツドの形成を抑圧する。このプ
ロセスの低温酸化工程は、フイールド絶縁酸化物
領域の上部表面がシリコン基板１０の能動領域の
表面と一致するまで約15〜24時間続けられる。そ
の後、酸化物−窒化物合成マスク１１〜１２は標
準共通平面構造について十分前述したような普通
の方法を用いて除去される（工程１３）。第７図
に例示するように、その結果生じた構造は、凹所
に設けられた複数の酸化物絶縁領域２１を持つ真
性共通平面の表面を有する。
例 ２
真性共通平面構造
今、説明したプロセスによつてバーヅ・ビーク
及びバーヅ・ヘツドの発生を抑えた真性共通平面
構造を実際に形成した具体例を説明する。まず最
初に、例１で説明した工程１乃至８の処理が行な
われた。次に、新たに成長した酸化物１８（第５
図）が従来の酸化物エツチング剤を用いてエツチ
ングされ（工程９）、シリコン１０、−二酸化シリ
コン１１−窒化シリコン１２から成る台地（第６
図）が形成された。その後窒化物１２は、パツド
酸化物１１から0.1ミクロン突出するようにエツ
チングされた。それからフイールド領域２０（第
６図）は約40keVのエネルギ及び約８×1015イオ
ン／cm2のドーズ量の砒素イオンによつてイオン注
入された（工程１０）。その後、砒素イオンはこ
の例２について上記したものと同一条件を使用し
て約0.5ミクロンの深さまで基板の中に拡散され
た（工程１１）。このイオン注入及び拡散が10000
Å厚の最終絶縁酸化物２１（第７図）の成長を促
進した。砒素の拡散の次に、上記した条件で第２
の低温酸化（工程１２）を遂行して、酸化物領域
の上部表面ががシリコン基板の能動領域と一致す
るまで、フイールド酸化物領域２１を成長させた
（第７図）。次に、酸化物１１−窒化物１２マスク
を除去した。
及びバーヅ・ヘツドの発生を抑えた真性共通平面
構造を実際に形成した具体例を説明する。まず最
初に、例１で説明した工程１乃至８の処理が行な
われた。次に、新たに成長した酸化物１８（第５
図）が従来の酸化物エツチング剤を用いてエツチ
ングされ（工程９）、シリコン１０、−二酸化シリ
コン１１−窒化シリコン１２から成る台地（第６
図）が形成された。その後窒化物１２は、パツド
酸化物１１から0.1ミクロン突出するようにエツ
チングされた。それからフイールド領域２０（第
６図）は約40keVのエネルギ及び約８×1015イオ
ン／cm2のドーズ量の砒素イオンによつてイオン注
入された（工程１０）。その後、砒素イオンはこ
の例２について上記したものと同一条件を使用し
て約0.5ミクロンの深さまで基板の中に拡散され
た（工程１１）。このイオン注入及び拡散が10000
Å厚の最終絶縁酸化物２１（第７図）の成長を促
進した。砒素の拡散の次に、上記した条件で第２
の低温酸化（工程１２）を遂行して、酸化物領域
の上部表面ががシリコン基板の能動領域と一致す
るまで、フイールド酸化物領域２１を成長させた
（第７図）。次に、酸化物１１−窒化物１２マスク
を除去した。
この発明は、又都合の良いことに集積回路にと
つて非常に重要である他の利点を有するように拡
散することもできる。この他の利点とは、フイー
ルド絶縁酸化物領域１８（第８図）又は２１（第
７図）の下のシリコン基板のドーピング（しばし
ば、寄生チヤンネル・ストツパ・ドーピングとも
呼ばれる）を提供することである。寄生チヤンネ
ル・ストツパ・ドーピングは、ドープされていな
いか又は軽くドープされている基板を使用したと
きに、フイールド絶縁領域の下面に発生する反転
のために生ずる望ましくない導電性を防ぐのに非
常に有益である。軽くドープされた基板の使用は
実行性能を劣化する拡散ライン容量を減少し、信
頼性を落すホツト・エレクトロンの影響を減少す
るために行われる。
つて非常に重要である他の利点を有するように拡
散することもできる。この他の利点とは、フイー
ルド絶縁酸化物領域１８（第８図）又は２１（第
７図）の下のシリコン基板のドーピング（しばし
ば、寄生チヤンネル・ストツパ・ドーピングとも
呼ばれる）を提供することである。寄生チヤンネ
ル・ストツパ・ドーピングは、ドープされていな
いか又は軽くドープされている基板を使用したと
きに、フイールド絶縁領域の下面に発生する反転
のために生ずる望ましくない導電性を防ぐのに非
常に有益である。軽くドープされた基板の使用は
実行性能を劣化する拡散ライン容量を減少し、信
頼性を落すホツト・エレクトロンの影響を減少す
るために行われる。
ｎ形寄生チヤンネル・ストツパ・ドーピングが
与えるべき場合、すなわち典型的な例としては、
最終的にｐチヤンネル電界効果トランジスタ装置
を形成しようとする場合には、このプロセスに次
のように変更される。例えば、フイールド絶縁酸
化物領域をドープするために砒素が使用される場
合、砒素イオン注入エネルギ、ドーズ量、ドライ
ブインの温度及び時間と、最終フイールド酸化工
程に関連するパラメータなどは、フイールド酸化
の完了後、適当量の砒素が後に残り、フイールド
酸化物に基づく有効なチヤンネル・ストツパを形
成するように調節される。
与えるべき場合、すなわち典型的な例としては、
最終的にｐチヤンネル電界効果トランジスタ装置
を形成しようとする場合には、このプロセスに次
のように変更される。例えば、フイールド絶縁酸
化物領域をドープするために砒素が使用される場
合、砒素イオン注入エネルギ、ドーズ量、ドライ
ブインの温度及び時間と、最終フイールド酸化工
程に関連するパラメータなどは、フイールド酸化
の完了後、適当量の砒素が後に残り、フイールド
酸化物に基づく有効なチヤンネル・ストツパを形
成するように調節される。
しかし、ｐ形寄生チヤンネル・ストツパ・ドー
ピングが与えられるべきとき、すなわち、典型的
な例としては、最終構造体にｎチハンネル電界効
果トランジスタ装置を希望する場合においては、
工程６の砒素注入の前に最初にボロンが注入され
なければならない。ボロン浸透の深さは、最終フ
イールド酸化工程の後、十分に砒素を漏出し、厚
い酸化物の下にボロンが残ることになるように、
砒素浸透の深さより大きくなるように調節され
る。
ピングが与えられるべきとき、すなわち、典型的
な例としては、最終構造体にｎチハンネル電界効
果トランジスタ装置を希望する場合においては、
工程６の砒素注入の前に最初にボロンが注入され
なければならない。ボロン浸透の深さは、最終フ
イールド酸化工程の後、十分に砒素を漏出し、厚
い酸化物の下にボロンが残ることになるように、
砒素浸透の深さより大きくなるように調節され
る。
第７図又は第８図の構造体を利用して、集積回
路の能動装置は従来の集積回路の製造技術を使用
して完成することができる。勿論、それら技術は
共通平面構造の領域の拡散及び（又は）イオン注
入を包含する。
路の能動装置は従来の集積回路の製造技術を使用
して完成することができる。勿論、それら技術は
共通平面構造の領域の拡散及び（又は）イオン注
入を包含する。
この発明による真性共通平面構造に形成された
MNOSタイプのそのような１つの完成した装置
を第１０図に表わす。この図においては、シリコ
ン基板１０はｐ形のものである。ｎ形不純物を有
するソース２５及びドレイン２６は基板１０に形
成されて、その間にチヤンネル領域２７を規定す
る。チヤンネル領域２７においては、例えば二酸
化シリコンから成る第１の絶縁層２８、例えば窒
化シリコンから成る第２の絶縁層２９，例えば多
結晶シリコンから成る制御ゲート３０などは、そ
の結果生じたゲート構造がソース２５及びドレイ
ン２６と自己整合関係になるように、順に形成さ
れる。参照番号３１は例えばホスホシリケート
（Phosphosilieate）ガラスから成るような絶縁層
を表わし、それは夫々ソース２５、ドレイン２
６、制御ゲート３０に電気的に接続されている金
属（典型的にはアルミニウム）接続３２，３３，
３４間を電気的に絶縁する。そのような多数の装
置が形成されて後、それらは半導体構造の表面に
後で形成される従来の集積回路の金属化
（metallization）によつて相互接続することがで
きる。この発明から生じた構造の真性共通平面性
及びバーヅ・ヘツドの減少のために、その相互接
続は前述したような問題を受けることはないであ
ろう。また、バーヅ・ビークの著しい減少とその
結果生じた隣り合う装置のより正確な絶縁とのた
めに、装置の実装密度は非常に増加した。
MNOSタイプのそのような１つの完成した装置
を第１０図に表わす。この図においては、シリコ
ン基板１０はｐ形のものである。ｎ形不純物を有
するソース２５及びドレイン２６は基板１０に形
成されて、その間にチヤンネル領域２７を規定す
る。チヤンネル領域２７においては、例えば二酸
化シリコンから成る第１の絶縁層２８、例えば窒
化シリコンから成る第２の絶縁層２９，例えば多
結晶シリコンから成る制御ゲート３０などは、そ
の結果生じたゲート構造がソース２５及びドレイ
ン２６と自己整合関係になるように、順に形成さ
れる。参照番号３１は例えばホスホシリケート
（Phosphosilieate）ガラスから成るような絶縁層
を表わし、それは夫々ソース２５、ドレイン２
６、制御ゲート３０に電気的に接続されている金
属（典型的にはアルミニウム）接続３２，３３，
３４間を電気的に絶縁する。そのような多数の装
置が形成されて後、それらは半導体構造の表面に
後で形成される従来の集積回路の金属化
（metallization）によつて相互接続することがで
きる。この発明から生じた構造の真性共通平面性
及びバーヅ・ヘツドの減少のために、その相互接
続は前述したような問題を受けることはないであ
ろう。また、バーヅ・ビークの著しい減少とその
結果生じた隣り合う装置のより正確な絶縁とのた
めに、装置の実装密度は非常に増加した。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/300,318 US4372033A (en) | 1981-09-08 | 1981-09-08 | Method of making coplanar MOS IC structures |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58501448A JPS58501448A (ja) | 1983-08-25 |
| JPH0519308B2 true JPH0519308B2 (ja) | 1993-03-16 |
Family
ID=23158603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57502891A Granted JPS58501448A (ja) | 1981-09-08 | 1982-09-02 | 集積回路構造の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4372033A (ja) |
| EP (1) | EP0087462B1 (ja) |
| JP (1) | JPS58501448A (ja) |
| DE (1) | DE3279613D1 (ja) |
| WO (1) | WO1983000948A1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946065A (ja) * | 1982-09-09 | 1984-03-15 | Toshiba Corp | 半導体装置の製造方法 |
| US4567640A (en) * | 1984-05-22 | 1986-02-04 | Data General Corporation | Method of fabricating high density CMOS devices |
| US4713329A (en) * | 1985-07-22 | 1987-12-15 | Data General Corporation | Well mask for CMOS process |
| US4912062A (en) * | 1988-05-20 | 1990-03-27 | Motorola, Inc. | Method of eliminating bird's beaks when forming field oxide without nitride mask |
| KR940011483B1 (ko) * | 1990-11-28 | 1994-12-19 | 가부시끼가이샤 도시바 | 반도체 디바이스를 제조하기 위한 방법 및 이 방법에 의해 제조되는 반도체 디바이스 |
| US5358908A (en) * | 1992-02-14 | 1994-10-25 | Micron Technology, Inc. | Method of creating sharp points and other features on the surface of a semiconductor substrate |
| JP3144056B2 (ja) * | 1992-05-08 | 2001-03-07 | ヤマハ株式会社 | 薄膜トランジスタの製法 |
| US5208181A (en) * | 1992-08-17 | 1993-05-04 | Chartered Semiconductor Manufacturing Pte Ltd. | Locos isolation scheme for small geometry or high voltage circuit |
| KR950004972B1 (ko) * | 1992-10-13 | 1995-05-16 | 현대전자산업주식회사 | 반도체 장치의 필드산화막 형성 방법 |
| US5385854A (en) * | 1993-07-15 | 1995-01-31 | Micron Semiconductor, Inc. | Method of forming a self-aligned low density drain inverted thin film transistor |
| US5880041A (en) * | 1994-05-27 | 1999-03-09 | Motorola Inc. | Method for forming a dielectric layer using high pressure |
| JP2778579B2 (ja) * | 1996-04-25 | 1998-07-23 | 日本電気株式会社 | 半導体装置 |
| US5712186A (en) * | 1996-06-12 | 1998-01-27 | Micron Technology, Inc. | Method for growing field oxide to minimize birds' beak length |
| JPH11288896A (ja) * | 1998-04-03 | 1999-10-19 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP2000040691A (ja) * | 1998-07-21 | 2000-02-08 | Oki Electric Ind Co Ltd | 半導体装置製造方法 |
| US20070152279A1 (en) * | 2005-12-30 | 2007-07-05 | Dae Kyeun Kim | Sram device |
| US7294554B2 (en) * | 2006-02-10 | 2007-11-13 | International Business Machines Corporation | Method to eliminate arsenic contamination in trench capacitors |
| US20070210448A1 (en) * | 2006-03-10 | 2007-09-13 | International Business Machines Corporation | Electroless cobalt-containing liner for middle-of-the-line (mol) applications |
| US8394718B1 (en) * | 2011-09-12 | 2013-03-12 | International Business Machines Corporation | Methods of forming self-aligned through silicon via |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
| NL7113561A (ja) * | 1971-10-02 | 1973-04-04 | ||
| NL7204741A (ja) * | 1972-04-08 | 1973-10-10 | ||
| US3966501A (en) * | 1973-03-23 | 1976-06-29 | Mitsubishi Denki Kabushiki Kaisha | Process of producing semiconductor devices |
| GB1437112A (en) * | 1973-09-07 | 1976-05-26 | Mullard Ltd | Semiconductor device manufacture |
| US3961999A (en) * | 1975-06-30 | 1976-06-08 | Ibm Corporation | Method for forming recessed dielectric isolation with a minimized "bird's beak" problem |
| US4013484A (en) * | 1976-02-25 | 1977-03-22 | Intel Corporation | High density CMOS process |
| JPS5379474A (en) * | 1976-12-24 | 1978-07-13 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US4098618A (en) * | 1977-06-03 | 1978-07-04 | International Business Machines Corporation | Method of manufacturing semiconductor devices in which oxide regions are formed by an oxidation mask disposed directly on a substrate damaged by ion implantation |
| JPS54121684A (en) * | 1978-03-14 | 1979-09-20 | Fujitsu Ltd | Manufacture of semkconductor device |
| US4251571A (en) * | 1978-05-02 | 1981-02-17 | International Business Machines Corporation | Method for forming semiconductor structure with improved isolation between two layers of polycrystalline silicon |
| US4221044A (en) * | 1978-06-06 | 1980-09-09 | Rockwell International Corporation | Self-alignment of gate contacts at local or remote sites |
| JPS5529106A (en) * | 1978-08-23 | 1980-03-01 | Toshiba Corp | Manufacturing of semiconductor device |
| US4219379A (en) * | 1978-09-25 | 1980-08-26 | Mostek Corporation | Method for making a semiconductor device |
| US4168999A (en) * | 1978-12-26 | 1979-09-25 | Fairchild Camera And Instrument Corporation | Method for forming oxide isolated integrated injection logic semiconductor structures having minimal encroachment utilizing special masking techniques |
| US4289550A (en) * | 1979-05-25 | 1981-09-15 | Raytheon Company | Method of forming closely spaced device regions utilizing selective etching and diffusion |
| US4243435A (en) * | 1979-06-22 | 1981-01-06 | International Business Machines Corporation | Bipolar transistor fabrication process with an ion implanted emitter |
| US4271583A (en) * | 1980-03-10 | 1981-06-09 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor devices having planar recessed oxide isolation region |
-
1981
- 1981-09-08 US US06/300,318 patent/US4372033A/en not_active Expired - Lifetime
-
1982
- 1982-09-02 JP JP57502891A patent/JPS58501448A/ja active Granted
- 1982-09-02 DE DE8282902885T patent/DE3279613D1/de not_active Expired
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