JPH11288896A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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JPH11288896A
JPH11288896A JP10091462A JP9146298A JPH11288896A JP H11288896 A JPH11288896 A JP H11288896A JP 10091462 A JP10091462 A JP 10091462A JP 9146298 A JP9146298 A JP 9146298A JP H11288896 A JPH11288896 A JP H11288896A
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oxide film
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洋司 川崎
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Abstract

(57)【要約】 【課題】 半導体基板に、高エネルギ−イオン注入法で
形成したウェル上に構成される素子のゲート酸化膜中に
含まれる酸素原子または欠陥の量を殆どなくすことがで
きる半導体装置の製造方法を提供する。 【解決手段】 基板表面に形成するパッド膜の膜種・膜
厚・成膜条件、注入イオンのイオン価と注入エネルギ
−、パッド膜除去前あるいは除去後のイオン注入などの
製造条件を適宜に組み合わせ、さらに必要に応じてイオ
ン注入後のアニ−ルの条件、犠牲酸化膜の成膜条件など
を選定し、ゲ−ト酸化膜の信頼性の高い素子を製造す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特に高エネルギーオン注入法で半導体基板
にウェルを形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】素子領域間を分離する分離酸化膜を形成
した後、高エネルギーオン注入法でウェルを形成する半
導体装置の製造方法は、例えば、（１）特開平６−２５
２３５４、（２）特開平５−７４７２９号などの公報に
開示されている。即ち、（１）は分離酸化膜形成後、通
常パッド膜と呼ばれる熱酸化膜の形成を省略して、分離
酸化膜形成に用いた窒化シリコン膜と分離酸化膜の上に
開口をもつレジストマスクを形成し、その開口からイオ
ン注入する方法でウェルを形成する。また（２）はパッ
ド酸化膜の代わりにドープされたポリシリコンのカバー
膜を形成し、レジストマスクの開口からイオンを注入
後、１２００℃で６時間の熱処理を行ってウェルを形成
する。
【０００３】ここでパッド膜は、イオン注入時とその後
の熱処理のプロセス中にレジストマスクや外部から基板
へ好ましくない不純物が侵入することを防止する役割を
果たしている。しかし高エネルギーオンがパッド酸化膜
中を通過する際に酸化膜中の酸素が叩き出されるノック
オン現象によって、基板表面の混入した過剰酸素原子や
基板内部の単結晶領域の結晶欠陥などがウェル上に形成
される素子の電気的特性を劣化させるというが問題点が
あった。
【０００４】上記の従来技術（１）は、均一なウェルを
形成するには注入エネルギーを階段的に何度も変えねば
ならず、また用いたシリコン窒化膜が１００ｎｍの厚膜
であるため窒化シリコン膜と分離酸化膜との境界で大き
な不連続部が生じて、超小形ＬＳＩのウェル形成には適
さない。またノックオン酸素については全く記載がな
い。上記の従来技術（２）は、パッド酸化膜の問題点を
上記カバー膜で解消しようとする技術であるが、高温度
で長時間の熱処理を必要とする欠点がある。最近のＬＳ
Ｉチップは超小形化とともに一段と構造が複雑化してき
ており、このため全製造プロセスを通じて熱的負荷を軽
減することと、長期寿命保証に対する信頼性向上が同時
に強く要望されている。
【０００５】
【発明が解決しようとする課題】この発明は上述のよう
な課題を解決するためになされたもので、第１の目的は
ウェル上に形成される素子のゲ−ト酸化膜中に含まれる
酸素原子または結晶欠陥の量を大幅に低減できる半導体
装置の製造方法を提供しようとするものである。
【０００６】この発明の第２の目的は、ウェル上に形成
される素子のゲ−ト酸化膜の寿命信頼性を比較的低温の
熱処理で回復または向上できる半導体装置の製造方法を
提供しようとするものである。
【０００７】この発明の第３の目的は、ゲ−ト酸化膜の
寿命の信頼性の回復または向上に必要なトランジスタ構
造パラメ−タとイオン注入条件と熱処理条件との最適組
合わせ条件を提供しようとするものである。
【０００８】
【課題を解決するための手段】この発明による半導体装
置の製造方法は、半導体基板の表面を分離酸化膜で分離
して素子領域を形成する素子領域形成工程、上記素子領
域の表面にパッド膜を形成するパッド膜形成工程、上記
パッド膜上と上記分離酸化膜上の第1の所定領域に開口
をもつレジストマスクを形成し、上記開口内の上記パッ
ド膜を除去して、上記開口から第1導電型のイオンを注
入して上記半導体基板内にウェルを形成した後、上記レ
ジストマスクを除去する第1のウェル形成工程、及び上
記ウェルの表面にゲート絶縁膜形成用の絶縁膜を熱酸化
法により形成する絶縁膜形成工程を含むことを特徴とす
るものである。
【０００９】また、この発明による半導体装置の製造方
法は、上記パッド膜形成工程と上記絶縁膜形成工程との
間において、上記パッド膜上と上記分離酸化膜上の第２
の所定領域に開口をもつレジストマスクを形成し、上記
開口内の上記パッド膜を除去して、上記開口から第２導
電型のイオンを注入して上記半導体基板内にウェルを形
成した後、上記レジストマスクを除去する第２のウェル
形成工程を含むことを特徴とするものである。
【００１０】また、この発明による半導体装置の製造方
法は、上記パッド膜形成工程と上記絶縁膜形成工程との
間において、上記パッド膜上と上記分離酸化膜上の第２
の所定領域に開口をもつレジストマスクを形成し、上記
開口から第２の導電型のイオンを注入して上記パッド膜
が除去されていない上記半導体基板内にウェルを形成し
た後、上記レジストマスクを除去する第３のウェル形成
工程を含むことを特徴とするものである。
【００１１】また、この発明による半導体装置の製造方
法は、上記第1、第２又は第３のウェル形成工程と上記
絶縁膜形成工程との間において、上記パッド膜が除去さ
れた上記ウェルの表面に犠牲酸化膜を熱酸化法で形成し
た後に除去する犠牲酸化膜工程を含むことを特徴とする
ものである。
【００１２】また、この発明による半導体装置の製造方
法は、半導体基板の表面を分離酸化膜で分離して素子領
域を形成する素子領域形成工程、上記素子領域の表面に
パッド膜を形成するパッド膜形成工程、上記パッド膜上
と上記分離酸化膜上の第１の所定領域に開口をもつレジ
ストマスクを形成し、上記開口から第１の導電型のイオ
ンを注入して上記パッド膜が除去されていない上記半導
体基板内にウェルを形成した後、上記レジストマスクを
除去する第４のウェル形成工程、上記パッド膜が除去さ
れていないウェルの表面を、窒素雰囲気炉中または急熱
急冷炉中でアニールした後に、上記パッド膜を除去する
アニール工程、及び上記ウェルの表面にゲート絶縁膜形
成用の絶縁膜を熱酸化法により形成する絶縁膜形成工程
を含むことを特徴とするものである。
【００１３】また、この発明による半導体装置の製造方
法は、上記パッド膜形成工程と上記アニール工程との間
において、上記パッド膜上と上記分離酸化膜上の第２の
所定領域に開口をもつレジストマスクを形成し、上記開
口から第２の導電型のイオンを注入して上記パッド膜が
除去されていない上記半導体基板内にウェルを形成した
後、上記レジストマスクを除去する第５のウェル形成工
程を含むことを特徴とするものである。
【００１４】また、この発明による半導体装置の製造方
法は、上記パッド膜形成工程は、半導体シリコン基板を
熱酸化して膜厚が３〜３０ｎｍの酸化シリコン膜を形成
することを特徴とするものである。
【００１５】また、この発明による半導体装置の製造方
法は、上記犠牲酸化膜工程は、半導体シリコン基板を熱
酸化して膜厚が１〜３０ｎｍの酸化シリコン膜を形成し
た後に除去することを特徴とするものである。
【００１６】また、この発明による半導体装置の製造方
法は、上記絶縁膜形成工程は、半導体シリコン基板を熱
酸化して膜厚が４〜２５ｎｍの酸化シリコン膜を形成す
ることを特徴とするものである。
【００１７】また、この発明による半導体装置の製造方
法は、上記パッド膜形成工程は、半導体シリコン基板を
１０００〜１１００℃で熱酸化して酸化シリコン膜を形
成し、上記犠牲酸化膜工程は、このパッド膜形成工程の
温度より低い温度で上記半導体シリコン基板を熱酸化し
て酸化シリコン膜を形成し、上記絶縁膜形成工程は、こ
の犠牲酸化膜工程よりも低い温度で上記半導体シリコン
基板を熱酸化して酸化シリコン膜を形成することを特徴
とするものである。
【００１８】また、この発明による半導体装置の製造方
法は、上記パッド膜形成工程は、ＣＶＤ法で膜厚３〜３
０ｎｍの窒化シリコン膜を形成することを特徴とするも
のである。
【００１９】また、この発明による半導体装置の製造方
法は、上記第１〜第４のウェル形成工程は、リン、ヒ
素、またはボロンのうちから選択されたイオンについ
て、それぞれ、１価、２価、３価イオンのいずれか１つ
を単独で、またはイオン価の異なるイオンを混合で用い
ることを特徴とするものである。
【００２０】また、この発明による半導体装置の製造方
法は、上記アニール工程は、窒素雰囲気炉中で、７００
〜１０００℃で、３０〜６０分間、加熱処理をするか、
又は、急熱急冷炉中で、昇温速度５℃／秒以上で、７０
０〜１０００℃で、３０〜６０秒間、加熱処理をするこ
とを特徴とするものである。
【００２１】上記パッド膜形成工程は、酸化シリコン
（ＳiＯ2膜）、この酸化シリコン（ＳiＯ2） よりも化
学量論的に少ない酸素量をもつ酸化シリコン（Ｓi
XＯY）、窒化酸化シリコン（ＳiXＯYＮZ）、窒化シリコ
ン（Ｓi3Ｎ4）、この窒化シリコン（Ｓi3Ｎ4） よりも
化学量論的に少ない窒素量をもつ窒化シリコン（ＳiXＮ
Y膜）、シリサイド（ＣoＳi2、ＴiＳi2、ＷＳi2）、お
よび窒化チタン（ＴiＮ）のうちから選択された材料に
より単層で又は積層して形成することを特徴とするもの
である。
【００２２】また、この発明による半導体装置は、上記
のいずれかに記載の半導体装置の製造方法によって製造
されたことを特徴とするものである。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。なお図中同一の符号はそ
れぞれ同一または相当部分を示す。
【００２４】実施の形態１．図１〜図４は、この発明の
実施の形態１によるイオン注入法でウェルを形成する半
導体装置の製造方法を説明するための図であり、図１及
び図２は、半導体装置の製造方法を示す工程順の断面
図、図３は、リンイオン注入直前のパッド膜除去効果と
リンイオン注入後の犠牲酸化膜効果を示すゲ−ト酸化膜
の寿命評価図、図４は、ボロンイオン注入効果を示すゲ
−ト酸化膜の寿命評価図である。
【００２５】まず図１〜図２を参照して分離酸化膜の形
成後からゲ−ト用酸化膜の形成までの工程順を説明す
る。図１（Ａ）は、Ｐ型のシリコン基板１に熱酸化法で
分離酸化膜２を形成した際にマスクとして用いた図示し
ない窒化シリコン膜を除去した状態を示す（素子領域形
成工程）。窒化シリコン膜を除去したシリコン基板１の
素子領域の表面に、熱酸化温度１０５０℃、膜厚１５ｎ
ｍとなる条件で酸化シリコンＳiＯ2からなるパッド酸化
膜３ａを形成する（パッド膜形成工程）。この高温熱酸
化によってシリコン基板１の表面欠陥がパッド酸化膜３
ａの中に取込まれ、清浄化された基板１の素子領域上の
パッド酸化膜３ａと分離酸化膜２の上に、図１（Ｂ）に
示すようにレジストマスク４ａを形成する。
【００２６】次に図１（Ｃ）において、パッド酸化膜３
ａと分離酸化膜２を含む所定のＰ型素子形成領域上に開
口４ｂをもつようにレジストマスク４ａをパタ−ニング
する。パタ−ニングによりマスク開口４ｂに露出したパ
ッド酸化膜３ａをフッ酸処理法で除去して基板１の素子
領域表面を露出する。パッド酸化膜３ａを除去して得ら
れた基板１の清浄表面に、Ｎ型不純物として１価のリン
イオン５を、例えばエネルギー１．２ＭｅＶ、ド−ズ量
１×１０13ｉｏｎｓ／ｃｍ2 で注入する。この高エネル
ギーオン注入によって、マスク開口４ｂ下の所定のＰ型
素子形成領域にＮ型イオン注入層６ａが形成される（ウ
ェル形成工程）。Ｎ型イオン注入層６ａ形成後の図１
（Ｄ）では、上記マスク４ａのみを除去し、図１（Ｃ）
のマスク開口４ａ下のパッド酸化膜３ａは残したまま、
図１（Ｅ）のように新しいレジストマスク７ａを形成す
る。
【００２７】次に図２（Ａ）において、パッド酸化膜３
ａと分離酸化膜２を含む所定のＮ型素子形成領域上に開
口７ｂをもつようにレジストマスク７ａをパタ−ニング
する。パタ−ニングによりレジストマスク開口７ｂに露
出したパッド酸化膜３ａをフッ酸処理法で除去して基板
１の表面を露出する。パッド酸化膜３ａを除去して得ら
れた基板１の清浄表面に、Ｐ型不純物として１価のボロ
ンイオン８を、例えばエネルギー０．７ＭｅＶ、ド−ズ
量１×１０13ｉｏｎｓ／ｃｍ2で注入する。この高エネ
ルギーオン注入によって、レジストマスク開口７ｂ下の
所定のＰ型素子形成領域にＰ型イオン注入層９ａが形成
される（ウェル形成工程）。
【００２８】次に、レジストマスク７ａを除去して基板
１の表面に露出した図２（Ｂ）のイオン注入層６ａと９
ａの表面に、熱酸化温度８５０〜９００℃、膜厚１〜３
０ｎｍとなる条件で新しい熱酸化膜１０を形成し（図２
（Ｃ））、その後図２（Ｄ）で除去する（犠牲酸化膜工
程）。以後この熱酸化膜１０を犠牲酸化膜と称する。高
エネルギーオン注入のためにイオン注入層６ａと９ａの
表面付近に形成されたノックオン酸素原子や基板シリコ
ンの結晶欠陥は、この犠牲酸化膜１０中に取込まれて除
去される。このようにして形成されたＮ型ウェル６ｂと
Ｐ型ウェル９ｂは、高エネルギー注入法のためいわゆる
ラッチアップ現象を起しにくいレトログレード型とな
る。
【００２９】次に、図２（Ｅ）において、Ｎ型ウェル６
ｂとＰ型ウェル９ｂの清浄表面に、素子のゲ−ト酸化膜
となるゲ−ト用酸化膜１１を、例えば犠牲酸化膜１０の
熱酸化温度よりも低い７５０℃で、膜厚が１０ｎｍとな
る条件で熱酸化する（絶縁膜形成工程）。そして最後
に、ゲ−ト用酸化膜１１の上にゲ−ト電極となるゲ−ト
用導電膜１２を形成する。
【００３０】以下図示を省略するが、図２（Ｅ）に続い
て素子のゲ−ト酸化膜、ゲ−ト電極が形成され、Ｎ型ウ
ェル６ｂとＰ型ウェル９ｂの各々にソ−スとドレインが
形成されて、ＰＭＯＳ、ＮＭＯＳ、ＣＭＯＳトランジス
タあるいはＭＯＳキャパシタとなるほか、Ｂｉ−ＭＯＳ
デバイスなどにも適用されうる。
【００３１】次に、実施の形態１の変形例について説明
する。以上に、図１（Ａ）〜図２（Ｅ）について工程順
を説明したが、実施の形態１の変形として、下記の工程
順を選択することができる。 （ア）上記図１（Ｃ）〜図１（Ｄ）の工程と図２（Ａ）
〜図２（Ｂ）の工程手順を入替えて、Ｐ型イオン注入層
９ａ形成後にＮ型イオン注入層６ａを形成してもよい。 （イ）図１（Ｂ）においてはパッド膜３ａと分離酸化膜
２の上に、レジストマスク４ａを形成したが、パッド酸
化膜３ａを上記の熱酸化法で形成後、上記の図１（Ｃ）
と図２（Ａ）で除去する代わりに図１（Ｂ）でパッド酸
化膜３ａを全面除去してから、上記レジストマスク３ａ
を形成してもよい。
【００３２】（ウ）図２（Ａ）において、レジストマス
ク開口７ｂに露出するパッド酸化膜３ａを除去すること
なく、レジストマスク開口７ｂに露出するパッド酸化膜
３ａ上からＰ型不純物としてボロンイオン８を注入して
Ｐ型イオン注入層９ａ形成後に、レジストマスク７ａを
除去、続いて開口７ｂに露出していたパッド酸化膜３ａ
を除去してから（図示省略）、次に図２（Ｂ）に示す工
程手順としてもよい。 （エ）また上記の犠牲酸化膜１０の形成（図２（Ｃ））
と除去（図２（Ｄ））を省略して、図２（Ｂ）から直接
に図２（Ｅ）のゲ−ト用酸化膜１１を形成する工程手順
を選択してもよい。
【００３３】次に図３および図４を参照して、実施の形
態１により製造されたトランジスタのＭＯＳゲ−ト酸化
膜としての長期的な絶縁寿命の信頼性評価方法を説明す
る。評価テストは、定格使用状態よりも過酷なストレ
ス、例えば膜厚１０ｎｍのゲ−ト酸化膜に１ｍＡ／ｃｍ
2の定電流を通電して加速寿命テストする定電流ストレ
ス法で行った。ゲ−ト酸化膜の絶縁性能が健全であれば
ゲ−ト酸化膜の膜間に印加しうる電圧、即ちゲ−ト耐圧
は例えば１３Ｖであるが、テスト通電時間が経過してゲ
−ト酸化膜の絶縁性能が劣化してくるとゲ−ト耐圧は例
えば９Ｖに急低下する。このゲ−ト耐圧が急低下する時
点をテスト品の寿命終止と判定した。図の横軸はストレ
ス定電流の通電時間（ｓｅｃ）、縦軸はテスト集団の累
積寿命終止率（％）を示している。
【００３４】各テスト集団（各々は約１０００個）は、
パッド酸化膜の膜厚１５ｎｍ、リン１価イオン１．２Ｍ
ｅＶまたはボロン１価イオン０．７ＭｅＶ、各ド−ズ量
１×１０13ｉｏｎｓ／ｃｍ2、ゲ−ト酸化膜の膜厚１０
ｎｍで仕様を一定とし、比較用としてイオン注入なしの
方法で製造したサンプルも加えた。
【００３５】次に図３を参照して、リンイオンを注入し
た場合のゲ−ト酸化膜の寿命評価結果を説明する。パッ
ド酸化膜の上からイオン注入した集団、すなわち黒三角
印（黒△）の曲線で示されるものは、図３中で最も短寿
命の曲線である。パッド酸化膜除去後にイオン注入した
実施の形態１の変形例（エ）の集団、すなわち白三角印
（△）の曲線で示されるものは、累積寿命終止率１０％
に達するまでの時間が黒三角印（黒△）の曲線に対して
約１０倍に改善されたことを示している。更に犠牲酸化
膜の形成と除去を追加した図２（Ｃ）の集団、すなわち
白四角印（□）の曲線で示されるものは、イオン注入な
しの比較用集団、すなわち＊印の曲線で示されるものよ
りも良好な寿命曲線を示している。
【００３６】図４を参照して、ボロンイオンを注入した
場合のゲ−ト酸化膜の寿命評価結果は、パッド酸化膜の
上から注入した実施の形態１の変形例（ウ）の集団、黒
三角印（黒△）で示される曲線も、パッド酸化膜を除去
後イオン注入した実施の形態１の変形例（エ）の集団、
白三角印（△）で示される曲線も、イオン注入なしの比
較用集団、＊印で示される曲線も、ほぼ同等であり、こ
の条件ではイオン注入による寿命劣化は全く認められな
いことを示している。
【００３７】以上のように、この実施の形態１によるパ
ッド酸化膜の除去後にリンイオンを注入する方法は、ゲ
−ト酸化膜の寿命曲線が良好な結果を示すことから、ウ
ェル上に形成される素子のゲ−ト酸化膜中に含まれる酸
素原子または結晶欠陥の量も大幅に低減できたものと認
められる。
【００３８】実施の形態２．図５〜図８は、この発明の
実施の形態２によるイオン注入法でウェル形成する半導
体装置の製造方法を説明するための図である。図５及び
図６は、半導体装置の製造方法を示す工程順の断面図、
図７は、リンイオン注入後のアニール効果を示すゲ−ト
酸化膜の寿命評価図、図８は、リンイオンの注入エネル
ギーと多価イオン注入の影響を示すゲ−ト酸化膜の寿命
評価図である。また、図９は、実施の形態１および２に
よる、ゲ−ト酸化膜の寿命信頼性に及ぼすトランジスタ
構造パラメ−タとイオン注入条件と熱処理条件との関係
を示す図である。なお、図５及び図６の工程順の断面図
では、実施の形態１による図１及び図２と同一または相
当部分には同一符号を付してその説明を省略する。また
図７、図８および図９の寿命評価図では、図３、図４と
同一符号は、同一または相当部分を示すのでその説明は
省略する。
【００３９】まず図５及び図６を参照して実施の形態２
による製造方法の工程順の特徴を説明する。図５（Ａ）
は、Ｐ型のシリコン半導体基板１に熱酸化法で分離酸化
膜２を形成した状態を示す（素子領域形成工程）。図５
（Ｂ）では、シリコン基板１の素子領域の表面に、パッ
ド窒化膜３ｂとなる窒化シリコンＳi3Ｏ4 膜をＣＶＤ法
で膜厚１５ｎｍに形成する（パッド膜形成工程）。この
パッド窒化膜３ｂと分離酸化膜２の上に、レジストマス
ク４ａを形成する。
【００４０】次に図５（Ｃ）において、パタ−ニングさ
れたレジストマスク開口４ｂに露出する上記パッド窒化
膜３ｂ上からＮ型不純物として１価のリンイオン５を、
例えばエネルギー１．２ＭｅＶ、ド−ズ量１×１０13ｉ
ｏｎｓ／ｃｍ2を注入する。この高エネルギーオン注入
によって、上記レジストマスク開口４ｂ下の所定のＰ型
素子形成領域にＮ型イオン注入層６ａが形成される。Ｎ
型イオン注入層６ａ形成後の図５（Ｄ）では上記レジス
トマスク４ａのみを除去する（ウェル形成工程）。次
に、図５（Ｂ）〜図５（Ｄ）のパッド窒化膜３ｂは残し
たまま図５（Ｅ）のように新しいレジストマスク７ａを
形成する。
【００４１】次に図６（Ａ）において、パタ−ニングさ
れたレジストマスク開口７ｂに露出する上記パッド窒化
膜３ｂ上からＰ型不純物として１価のボロンイオン８
を、例えばエネルギー０．７ＭｅＶ、ド−ズ量１×１０
13ｉｏｎｓ／ｃｍ2で注入する。この高エネルギーオン
注入によって、上記レジストマスク開口７ｂ下の所定の
Ｐ型素子形成領域にＰ型イオン注入層９ａが形成される
（ウェル形成工程）。
【００４２】次に図６（Ｂ）において、パッド窒化膜３
ｂは残したままイオン注入層６ａと９ａの表面を、窒素
雰囲気炉中で温度７５０℃、時間３０分または１０００
℃、６０分となる熱処理条件でアニールする。昇温速度
５℃／秒以上の急熱急冷特性（Ｒａｐｉｄ Ｔｈｅｒｍ
ａｌ Ａｎｎｅａｌｉｎｇ、ＲＴＡ）をもつランプアニ
ール炉中では、７００〜１０００℃で３０〜６０秒の短
時間で行うことができる（アニール工程）。この表面ア
ニールによって、表面付近に形成されたノックオン原子
や基板シリコンの結晶欠陥は、パッド窒化膜３ｂ中に取
込まれて除去され、イオン注入層６ａと９ａの表面が清
浄化される。この後、図６（Ｃ）でパッド窒化膜３ｂを
熱リン酸により除去する。
【００４３】以下、実施の形態１と同様に図６（Ｄ）で
Ｎ型ウェル６ｂとＰ型ウェル９ｂの表面にゲ−ト用酸化
膜１１を形成する（絶縁膜形成工程）。その後、その上
にゲ−ト電極用導電膜１２を形成する。
【００４４】次に、実施の形態２の変形例について説明
する。上記、図５（Ｂ）のパッド窒化膜３ｂは１つの事
例に過ぎず、パッド膜として窒化シリコンＳi3Ｎ4膜の
代わりに実施の形態２と同一工程順で下記の材料を用い
ることができる。 （カ）実施の形態１で既述の酸化シリコン膜ＳiＯ2を、
膜厚３〜３０ｎｍの条件に形成することができる。 （キ）上記ＳiＯ2よりも化学量論的に少ない酸素量をも
つ酸化シリコンＳiXＯY膜、一酸化窒素ガスまたは亜酸
化窒素ガスの雰囲気中で熱酸化した窒化酸化シリコンＳ
iXＯYＮZ膜、あるいは上記Ｓi3Ｎ4よりも化学量論的に
少ない窒素量をもつ窒化シリコンＳiXＮY膜を形成して
もよい。
【００４５】（ク）各種のシリサイド、例えばＣoＳ
i2、ＴiＳi2、ＷＳi2、および窒化チタンＴi Ｎから選
択される材料をパッド膜とすることができる。 （ケ）単層パッド膜の他に積層パッド膜として、例えば
１５ｎｍの酸化シリコンの代わりに５ｎｍの酸化シリコ
ン膜を形成した後１０ｎｍの窒化シリコン膜を形成する
ことができる。
【００４６】さらに、実施の形態２の他の変形例につい
て説明する。上記、図５（Ｃ）の１価リンイオン５の注
入エネルギー１．２ＭｅＶは１つの事例に過ぎず、同一
工程順で下記のイオン注入条件を選択することができ
る。 （コ）リンイオン５の代わりにヒ素イオンを用いること
ができる。 （サ）リンイオン５の注入エネルギーを、例えば０．４
〜３．０ＭｅＶ、ド−ズ量を例えば１×１０12〜１×１
０14 ｉｏｎｓ／ｃｍ2とすることができる。 （シ）リンイオン５を例えば１価、２価、３価イオンの
いずれか１つを単独で、またはイオン価の異なるイオン
を混合で用いて、注入エネルギーを、例えば０．４〜
３．０ＭｅＶ、ド−ズ量を例えば１×１０12〜１×１０
14ｉｏｎｓ／ｃｍ2とすることができる。
【００４７】次に、図７を参照して、上記実施の形態２
の変形（カ）の集団、即ちパッド膜としてパッド酸化膜
をもつテスト集団について、パッド酸化膜上からリンイ
オンを注入し、注入後の窒素中でのアニール条件をパラ
メ−タとしてゲ−ト酸化膜の寿命評価結果を説明する。
図７中の黒三角印（黒△）で示される曲線は、パッド酸
化膜の上からイオン注入しアニールしない比較集団の結
果であり図７中で最も短寿命である。窒素炉ＦＡ中で温
度７５０、８００、９００℃で各６０分間アニールし
た、白上向き三角印（△）、白菱形印（◇）、白下向き
三角印（▽）で示される曲線は、何れの場合もアニール
効果がなかったことを示している。アニールによる寿命
曲線の改善効果は、７５０℃で３０分間の、黒星印
（★）で示される曲線で現れる。つまり、ＦＡ炉中で温
度７５０℃、６０分間アニールすると寿命曲線は白上向
き三角印（△）の曲線のように改善効果が消失すること
を示している。そしてＦＡ炉中で１０００℃、６０分間
アニールした集団は、白星印（☆）の曲線で示すように
イオン注入なしの比較用集団、＊印で示す曲線と同等の
良好な寿命曲線を回復している。またランプアニールＲ
ＴＡ炉では、８５０、１０００℃で各３０秒間のアニー
ルでそれぞれ曲線○、二重○丸印の良好な寿命曲線を回
復することが認められた。
【００４８】図７中のＦＡ炉における寿命回復と消失の
複雑な変化から、またＦＡ炉とＲＴＡ炉における最適ア
ニール時間の極端な相違から、最適のアニール効果はパ
ッド膜の膜厚、注入エネルギー、注入イオン価、ゲ−ト
酸化膜の膜厚など、特定のパラメ−タを適切に組合わせ
た場合に限って得られることが検証された。
【００４９】次に図８を参照して、注入エネルギー、注
入イオン価をパラメ−タとしてゲ−ト酸化膜の寿命評価
結果を説明する。各テスト集団の仕様は、パッド酸化膜
の膜厚１５ｎｍ、リンイオンのド−ズ量１×１０13／ｃ
ｍ2、ゲ−ト酸化膜の膜厚１０ｎｍで一定とした。１価
イオンでは、黒丸印（●）、黒星印（★）、黒四角印
（■）、黒上向き三角印（黒△）および黒下向き三角印
（黒▽）の曲線のように、注入エネルギーを０．４から
１．５ＭｅＶの範囲で高くする程ゲ−ト酸化膜寿命が短
くなる傾向を示している。多価イオンを用いた場合は、
曲線＃印の１価２．１ＭｅＶ、および曲線※印の２価
３．０ＭｅＶのように高エネルギー注入しても、１価イ
オンよりも寿命劣化が少ないことを示している。
【００５０】次に、図９は、この発明の実施の形態１〜
２による、ゲ−ト酸化膜の寿命信頼性に及ぼすトランジ
スタ構造パラメ−タとイオン注入条件と熱処理条件との
関係を示す図である。ある。図９を参照して、トランジ
スタ構造・性能上のパラメ−タであるパッド酸化膜の膜
厚、注入エネルギー、およびゲ−ト酸化膜の膜厚を所定
範囲の値に固定して、ゲ−ト酸化膜の寿命曲線を劣化さ
せるリンイオン注入条件および寿命曲線を回復させるた
めの注入後のアニール条件を説明する。
【００５１】まず、リンイオン注入で寿命曲線の劣化が
認められない条件を説明する。パッド酸化膜除去後イオ
ン注入する実施の形態１では、パッド酸化膜の膜厚３〜
３０ｎｍ、注入エネルギー０．４〜３．０ＭｅＶ、ゲ−
ト酸化膜の膜厚４〜２５ｎｍの範囲であることを検証し
た。またパッド酸化膜除去せずにパッド酸化膜の上から
イオン注入する実施の形態２では、パッド酸化膜の膜厚
２０〜３０ｎｍ、注入エネルギー０．４〜１．０Ｍｅ
Ｖ、ゲ−ト酸化膜の膜厚４〜２５ｎｍの範囲に限定さ
れ、換言するとパッド酸化膜が膜厚２０ｎｍを超える厚
膜でしかも実施の形態１よりも低エネルギー範囲に限定
されることを検証した。
【００５２】次にリンイオン注入で寿命曲線の劣化が認
めらる条件で、寿命曲線を回復させるための注入後のア
ニール条件を説明する。まずパッド酸化膜を除去しない
でパッド酸化膜の上からイオン注入する実施の形態２
で、パッド酸化膜の膜厚が比較的に厚い２０〜３０ｎ
ｍ、注入エネルギー１．０〜３．０ＭｅＶ、ゲ−ト酸化
膜の膜厚４〜２５ｎｍのパラメ−タ範囲について説明す
る。このうち注入エネルギー１．０〜１．６ＭｅＶの低
エネルギー範囲では、寿命曲線を回復させるための注入
後のアニール条件の範囲は２つ存在し、１つは７００〜
８００℃の領域、他の１つは９００〜１０００℃の領域
にある。しかし注入エネルギー１．６ＭｅＶ以上の高エ
ネルギー範囲では、上述の図７で見たようなＦＡ炉アニ
ールにおける寿命回復と消失の複雑な変化が起こらない
ため、寿命曲線を回復させるための注入後のアニール条
件の範囲は７００〜１０００℃の１つだけが存在するこ
とを確認した。
【００５３】上記の厚いパッド酸化膜とは対照的に、パ
ッド酸化膜の膜厚が２０ｎｍ以下の薄い場合は、図９の
中段に示すように、注入エネルギー１．６ＭｅＶ以下、
ゲ−ト酸化膜の膜厚７．５ｎｍ以下、かつ１価イオンの
組み合わせ条件に限ってアニール条件の範囲が７００〜
１０００℃の１つだけになることを確認した。なおラン
プアニールＲＴＡ炉では、アニール条件が７００〜１０
００℃、０．５〜１．０分間の短時間アニールによっ
て、図９に示す全てのトランジスタ構造・性能上のパラ
メ−タに対して寿命曲線を回復できることを検証した。
【００５４】以上のように、この実施の形態２によるイ
オン注入法でウェルを形成する半導体装置の製造方法
は、パッド膜の上からイオン注入した後で必ず窒素炉中
アニールまたはＲＴＡ炉中アニールを行うことを特徴と
するものである。
【００５５】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。請求項
１〜６の発明によれば、酸素を含むまたは含まないパッ
ド膜の膜種に適応したイオン注入工程を選択組合わせす
ることによって、ウェル上のゲ−ト酸化膜中に含まれる
酸素原子または結晶欠陥の量を大幅に低減できる効果を
奏する。
【００５６】請求項７〜９の発明によれば、パッド酸化
膜、犠牲酸化膜、およびゲ−ト酸化膜の３者の膜厚を適
切に選択組合わせるイオン注入法によって、シリコン基
板のウェル上にゲ−ト酸化膜をもつＰＭＯＳ、ＮＭＯ
Ｓ、ＣＭＯＳ、Ｂｉ−ＭＯＳトランジスタなどデバイス
の信頼性を向上できる効果を奏する。
【００５７】請求項１０の発明によれば、パッド酸化
膜、犠牲酸化膜、およびゲ−ト酸化膜の３者の熱酸化温
度を適切に選択組合わせるイオン注入法によって、ゲ−
ト酸化膜の信頼性を軽い熱的負荷で確実に向上できる効
果を奏する。
【００５８】請求項１１の発明によれば、パッド窒化
膜、窒素炉中または急熱急冷炉中アニール、およびゲ−
ト酸化膜の３者を選択組合わせるイオン注入法によっ
て、少ない工程数と比較的低温の熱処理でゲ−ト酸化膜
の信頼性を回復または向上できる効果を奏する。プロセ
ス中の熱的負荷軽減が特に重要な超小形化ＬＳＩに適用
できる効果を奏する。
【００５９】請求項１２の発明によれば、多価イオンを
用いるイオン注入法によって、ウェル上のゲ−ト酸化膜
中に含まれる酸素原子または結晶欠陥の量を大幅に低減
できる効果を奏する。
【００６０】請求項１３の発明によれば、パッド膜上か
らイオン注入した後、窒素炉中または急熱急冷炉中での
アニール処理を選択組合わせるイオン注入法によって、
比較的低温かつ迅速にゲ−ト酸化膜の信頼性を回復また
は向上できる効果を奏する。
【００６１】請求項１４の発明によれば、パッド膜の酸
素を含むまたは含まない広範囲の膜種に適応したイオン
注入工程を選択組合わせることによって、高信頼性のゲ
−ト酸化膜をもつ広範囲の各種デバイスに適用できる効
果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるイオン注入法
でウェル形成する半導体装置の製造方法を示す工程順の
断面図である。
【図２】 この発明の実施の形態１によるイオン注入法
でウェル形成する半導体装置の製造方法を示す工程順の
断面図である。
【図３】 この発明の実施の形態１によるリンイオン注
入直前のパッド膜除去効果とリンイオン注入後の犠牲酸
化膜効果を示すゲ−ト酸化膜の寿命評価図である。
【図４】 この発明の実施の形態１によるボロンイオン
注入効果を示すゲ−ト酸化膜の寿命評価図である。
【図５】 この発明の実施の形態２によるイオン注入法
でウェル形成する半導体装置の製造方法を示す工程順の
断面図である。
【図６】 この発明の実施の形態２によるイオン注入法
でウェル形成する半導体装置の製造方法を示す工程順の
断面図である。
【図７】 この発明の実施の形態２によるリンイオンの
注入後のアニール効果を示すゲ−ト酸化膜の寿命評価図
である。
【図８】 この発明の実施の形態２によるリンイオンの
注入エネルギーと多価イオン注入の影響を示すゲ−ト酸
化膜の寿命評価図である。
【図９】 この発明の実施の形態１〜２によるゲ−ト酸
化膜の寿命信頼性に及ぼすトランジスタ構造パラメ−タ
とイオン注入条件と熱処理条件との関係図である。
【符号の説明】
１ Ｐ型シリコン基板、 ２ 分離酸化膜、 ３ａ パ
ッド酸化膜、 ３ｂパッド窒化膜、 ４ａ レジストマ
スク、 ４ｂ レジストマスク開口、 ５リンイオン、
６ａ Ｎ型イオン注入層、 ６ｂ Ｎウェル、 ７ａ
レジストマスク、 ７ｂ レジストマスク開口、 ８
ボロンイオン、 ９ａ Ｐ型イオン注入層、 ９ｂＰ
ウェル、 １０ 犠牲酸化膜、 １１ ゲ−ト用酸化
膜、１２ ゲ−ト用導電膜。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 27/08 ３２１Ｂ 21/336 29/78 ３０１Ｙ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面を分離酸化膜で分離し
    て素子領域を形成する素子領域形成工程、 上記素子領域の表面にパッド膜を形成するパッド膜形成
    工程、 上記パッド膜上と上記分離酸化膜上の第1の所定領域に
    開口をもつレジストマスクを形成し、上記開口内の上記
    パッド膜を除去して、上記開口から第1導電型のイオン
    を注入して上記半導体基板内にウェルを形成した後、上
    記レジストマスクを除去する第1のウェル形成工程、及
    び上記ウェルの表面にゲート絶縁膜形成用の絶縁膜を熱
    酸化法により形成する絶縁膜形成工程を含むことを特徴
    とする半導体装置の製造方法。
  2. 【請求項２】 上記パッド膜形成工程と上記絶縁膜形成
    工程との間において、 上記パッド膜上と上記分離酸化膜上の第２の所定領域に
    開口をもつレジストマスクを形成し、上記開口内の上記
    パッド膜を除去して、上記開口から第２導電型のイオン
    を注入して上記半導体基板内にウェルを形成した後、上
    記レジストマスクを除去する第２のウェル形成工程を含
    むことを特徴とする請求項１に記載の半導体装置の製造
    方法。
  3. 【請求項３】 上記パッド膜形成工程と上記絶縁膜形成
    工程との間において、 上記パッド膜上と上記分離酸化膜上の第２の所定領域に
    開口をもつレジストマスクを形成し、上記開口から第２
    の導電型のイオンを注入して上記パッド膜が除去されて
    いない上記半導体基板内にウェルを形成した後、上記レ
    ジストマスクを除去する第３のウェル形成工程を含むこ
    とを特徴とする請求項１に記載の半導体装置の製造方
    法。
  4. 【請求項４】 上記第1、第２又は第３のウェル形成工
    程と上記絶縁膜形成工程との間において、 上記パッド膜が除去された上記ウェルの表面に犠牲酸化
    膜を熱酸化法で形成した後に除去する犠牲酸化膜工程を
    含むことを特徴とする請求項１〜３のいずれかに記載の
    半導体装置の製造方法。
  5. 【請求項５】 半導体基板の表面を分離酸化膜で分離し
    て素子領域を形成する素子領域形成工程、 上記素子領域の表面にパッド膜を形成するパッド膜形成
    工程、 上記パッド膜上と上記分離酸化膜上の第１の所定領域に
    開口をもつレジストマスクを形成し、上記開口から第１
    の導電型のイオンを注入して上記パッド膜が除去されて
    いない上記半導体基板内にウェルを形成した後、上記レ
    ジストマスクを除去する第４のウェル形成工程、 上記パッド膜が除去されていないウェルの表面を、窒素
    雰囲気炉中または急熱急冷炉中でアニールした後に、上
    記パッド膜を除去するアニール工程、及び上記ウェルの
    表面にゲート絶縁膜形成用の絶縁膜を熱酸化法により形
    成する絶縁膜形成工程を含むことを特徴とする半導体装
    置の製造方法。
  6. 【請求項６】 上記パッド膜形成工程と上記アニール工
    程との間において、 上記パッド膜上と上記分離酸化膜上の第２の所定領域に
    開口をもつレジストマスクを形成し、上記開口から第２
    の導電型のイオンを注入して上記パッド膜が除去されて
    いない上記半導体基板内にウェルを形成した後、上記レ
    ジストマスクを除去する第５のウェル形成工程を含むこ
    とを特徴とする請求項５に記載の半導体装置の製造方
    法。
  7. 【請求項７】 上記パッド膜形成工程は、半導体シリコ
    ン基板を熱酸化して膜厚が３〜３０ｎｍの酸化シリコン
    膜を形成することを特徴とする請求項１〜６のいずれか
    に記載の半導体装置の製造方法。
  8. 【請求項８】 上記犠牲酸化膜工程は、半導体シリコン
    基板を熱酸化して膜厚が１〜３０ｎｍの酸化シリコン膜
    を形成した後に除去することを特徴とする請求項１〜７
    のいずれかに記載の半導体装置の製造方法。
  9. 【請求項９】 上記絶縁膜形成工程は、半導体シリコン
    基板を熱酸化して膜厚が４〜２５ｎｍの酸化シリコン膜
    を形成することを特徴とする請求項１〜８のいずれかに
    記載の半導体装置の製造方法。
  10. 【請求項１０】 上記パッド膜形成工程は、半導体シリ
    コン基板を１０００〜１１００℃で熱酸化して酸化シリ
    コン膜を形成し、 上記犠牲酸化膜工程は、このパッド膜形成工程の温度よ
    り低い温度で上記半導体シリコン基板を熱酸化して酸化
    シリコン膜を形成し、 上記絶縁膜形成工程は、この犠牲酸化膜工程よりも低い
    温度で上記半導体シリコン基板を熱酸化して酸化シリコ
    ン膜を形成することを特徴とする請求項１〜９のいずれ
    かに記載の半導体装置の製造方法。
  11. 【請求項１１】 上記パッド膜形成工程は、ＣＶＤ法で
    膜厚３〜３０ｎｍの窒化シリコン膜を形成することを特
    徴とする請求項１〜６のいずれかに記載の半導体装置の
    製造方法。
  12. 【請求項１２】 上記第１〜第４のウェル形成工程は、
    リン、ヒ素、またはボロンのうちから選択されたイオン
    について、それぞれ、１価、２価、３価イオンのいづれ
    か１つを単独で、またはイオン価の異なるイオンを混合
    で用いることを特徴とする請求項１〜１１のいずれかに
    記載の半導体装置の製造方法。
  13. 【請求項１３】 上記アニール工程は、窒素雰囲気炉中
    で、７００〜１０００℃で、３０〜６０分間、加熱処理
    をするか、又は、急熱急冷炉中で、昇温速度５℃／秒以
    上で、７００〜１０００℃で、３０〜６０秒間、加熱処
    理をすることを特徴とする請求項５又は６に記載の半導
    体装置の製造方法。
  14. 【請求項１４】 上記パッド膜形成工程は、酸化シリコ
    ン（ＳiＯ2）、この酸化シリコン（ＳiＯ2） よりも化
    学量論的に少ない酸素量をもつ酸化シリコン（Ｓi
    XＯY）、窒化酸化シリコン（ＳiXＯYＮZ）、窒化シリコ
    ン（Ｓi3Ｎ4）、この窒化シリコン（Ｓi3Ｎ4） よりも
    化学量論的に少ない窒素量をもつ窒化シリコン（ＳiXＮ
    Y膜）、シリサイド（ＣoＳi2、ＴiＳi2、ＷＳi2）、お
    よび窒化チタン（ＴiＮ）のうちから選択された材料に
    より単層で又は積層して形成することを特徴とする請求
    項１〜６のいずれかに記載の半導体装置の製造方法。
  15. 【請求項１５】 請求項１〜１４のいずれかに記載の製
    造方法によって製造されたことを特徴とする半導体装
    置。
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