JPH0437152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0437152A JPH0437152A JP14166990A JP14166990A JPH0437152A JP H0437152 A JPH0437152 A JP H0437152A JP 14166990 A JP14166990 A JP 14166990A JP 14166990 A JP14166990 A JP 14166990A JP H0437152 A JPH0437152 A JP H0437152A
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- Japan
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- layer
- trench
- oxide film
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体装置の製造方法に関し、
半導体基板に溝部を形成し、その後酸化処理した場合の
該溝部コーナ一部での応力集中の緩和を目的とし、溝部
形成後、アニール前に該溝部に酸素イオンを注入するよ
うに構成する。
該溝部コーナ一部での応力集中の緩和を目的とし、溝部
形成後、アニール前に該溝部に酸素イオンを注入するよ
うに構成する。
本発明は、半導体装置の製造方法に関し、更に詳しくは
、半導体装置における素子分離として用いる溝（Ｕ溝等
）（トレンチ・アイソレーション）の平坦化、並びに酸
化時およびその後の熱プロセス過程で溝のコーナ一部に
発生するストレスを防ぐようにした半導体装置の製造方
法に関する。
、半導体装置における素子分離として用いる溝（Ｕ溝等
）（トレンチ・アイソレーション）の平坦化、並びに酸
化時およびその後の熱プロセス過程で溝のコーナ一部に
発生するストレスを防ぐようにした半導体装置の製造方
法に関する。
〔従来技術および発明が解決しようとする課題〕大規模
集積回路（ＬＳＩ）においては、シリコン基板面に形成
された各素子を電気的に分離することが必要である。こ
のような素子間分離に、従来選択酸化が採用されている
。
集積回路（ＬＳＩ）においては、シリコン基板面に形成
された各素子を電気的に分離することが必要である。こ
のような素子間分離に、従来選択酸化が採用されている
。
一方、近年のＬＳＩの高集積化に伴い、集積度を上げる
ために素子分離もできるだけ細くして、分離に要する面
積を小さくする必要がある。そのため、選択酸化に代っ
て素子分離に要する面積の小さいトレンチアイソレーシ
ョン法が注目され、利用されている。
ために素子分離もできるだけ細くして、分離に要する面
積を小さくする必要がある。そのため、選択酸化に代っ
て素子分離に要する面積の小さいトレンチアイソレーシ
ョン法が注目され、利用されている。
このトレンチアイソレーション法は、第２図（１）〜（
３）に示すように例えば単結晶シリコン層１上に不純物
をドープしたＳｉ層２を形成し、第２図（２）に示すよ
うに更にエピタキシャルＳ１層３を形成した半導体基板
Ａを所定のエツチングガスを用いた反応性イオンエツチ
ング（Ｒｒ８）により垂直にＵ字形状に溝を掘り、次い
で第２図（３）に示すように熱酸化して酸化膜５を表面
に形成し、更に該溝にポリシリコン等の絶縁物を埋め込
んで素子分離を行う方式である。しかし、この方式によ
る場合、第２図（２）に示すようにエピタキシャルＳ１
層３およびドープしたＳ１層２す一部において応力集中
が起こり、このため溝壁部およびコーナ一部においては
酸化されに＜＜シかも結晶欠陥６が発生していた。
３）に示すように例えば単結晶シリコン層１上に不純物
をドープしたＳｉ層２を形成し、第２図（２）に示すよ
うに更にエピタキシャルＳ１層３を形成した半導体基板
Ａを所定のエツチングガスを用いた反応性イオンエツチ
ング（Ｒｒ８）により垂直にＵ字形状に溝を掘り、次い
で第２図（３）に示すように熱酸化して酸化膜５を表面
に形成し、更に該溝にポリシリコン等の絶縁物を埋め込
んで素子分離を行う方式である。しかし、この方式によ
る場合、第２図（２）に示すようにエピタキシャルＳ１
層３およびドープしたＳ１層２す一部において応力集中
が起こり、このため溝壁部およびコーナ一部においては
酸化されに＜＜シかも結晶欠陥６が発生していた。
このように、酸化過程およびその後の熱プロセスでの応
力集中は基板に転位や結晶欠陥を誘起させるたｔｌそれ
らの問題は例えばバイポーラデバイスにおけるエミッタ
ーコレクタ間のリーク原因にもなっていた。
力集中は基板に転位や結晶欠陥を誘起させるたｔｌそれ
らの問題は例えばバイポーラデバイスにおけるエミッタ
ーコレクタ間のリーク原因にもなっていた。
〔課題を解決するた杓の手段〕
本発明は以上の点を鑑み、エツチング表面の凹凸の低減
とトレンチコーナ一部での応力集中の緩和を行うことを
目的としてなされたものであり、半導体基板の素子間分
離領域の形成せられるべき位置に溝部を形成し、次いで
酸素イオンを該溝部に注入し、しかる後熱処理を行い酸
化膜を形成することを特徴とする。
とトレンチコーナ一部での応力集中の緩和を行うことを
目的としてなされたものであり、半導体基板の素子間分
離領域の形成せられるべき位置に溝部を形成し、次いで
酸素イオンを該溝部に注入し、しかる後熱処理を行い酸
化膜を形成することを特徴とする。
すなわち、本発明方法では、トレンチエツチング後に、
高濃度の酸素イオンを溝部に注入し、真空中または酸素
雰囲気中で低温アニールして酸化膜を形成して素子分離
を行うものである。このような本発明方法において、酸
素イオンの注入は基板に対して垂直方向から約１０〜６
０度傾斜させて溝部に注入する。
高濃度の酸素イオンを溝部に注入し、真空中または酸素
雰囲気中で低温アニールして酸化膜を形成して素子分離
を行うものである。このような本発明方法において、酸
素イオンの注入は基板に対して垂直方向から約１０〜６
０度傾斜させて溝部に注入する。
このように一定の角度をもたせてイオン注入を行う理由
は、結晶欠陥が発生しやすい溝のコーナ一部付近に、酸
素イオンを多量注入して丸みを帯びた注入領域を形成し
、応力集中の緩和を図るためである。つまり、注入角度
が約６０度を超えた場合、角度が浅くなり酸素イオンが
低部まで入りにくくなり側壁ばかりに注入されるので具
合が悪い。
は、結晶欠陥が発生しやすい溝のコーナ一部付近に、酸
素イオンを多量注入して丸みを帯びた注入領域を形成し
、応力集中の緩和を図るためである。つまり、注入角度
が約６０度を超えた場合、角度が浅くなり酸素イオンが
低部まで入りにくくなり側壁ばかりに注入されるので具
合が悪い。
逆に約１０℃未満の場合、底部近傍において丸みをおび
た注入領域が形成されなくなり、具合が悪いからである
。
た注入領域が形成されなくなり、具合が悪いからである
。
更に本発明方法ではトレンチエツチング後のアニール工
程は、比較的低温（８００〜９００℃）で真空中または
酸素雰囲気中で行うことが好ましい。この場合、８００
℃未満でのアニール温度では酸化速度が極端に遅くなり
、一方、９００℃を超えた高温のアニール温度では、す
でに前の工程で拡散層を形成していた場合ドーパント
（Ｐ、Ｂなど）が拡散しやすくなり余り好ましくない。
程は、比較的低温（８００〜９００℃）で真空中または
酸素雰囲気中で行うことが好ましい。この場合、８００
℃未満でのアニール温度では酸化速度が極端に遅くなり
、一方、９００℃を超えた高温のアニール温度では、す
でに前の工程で拡散層を形成していた場合ドーパント
（Ｐ、Ｂなど）が拡散しやすくなり余り好ましくない。
従って、上記アニール温度を好ましく採用するのである
。
。
本発明による方法では、溝部への酸素イオン注入により
、溝周辺部にアモルファス層が第１図（３）の図番１５
の如く形成され、アモルファス領域はトレンチコーナ一
部で丸くなり、しかもスパッタ効果によりトレンチ側壁
表面の凹凸は減少する。そして、続く酸化はイオン注入
によりアモルファス化された領域もしくは欠陥領域から
優先的に始まる。
、溝周辺部にアモルファス層が第１図（３）の図番１５
の如く形成され、アモルファス領域はトレンチコーナ一
部で丸くなり、しかもスパッタ効果によりトレンチ側壁
表面の凹凸は減少する。そして、続く酸化はイオン注入
によりアモルファス化された領域もしくは欠陥領域から
優先的に始まる。
従って、酸化時における堆積膨張に起因するトレンチコ
ーナ一部でのストレスは減少ししかもトレンチ側壁は平
坦になるため、熱プロセス誘起の結晶欠陥は減少する。
ーナ一部でのストレスは減少ししかもトレンチ側壁は平
坦になるため、熱プロセス誘起の結晶欠陥は減少する。
以下、実施例により更に本発明を説明する。
口実流側；
第１図に示すように、単結晶ンリコン層１１、ドープＳ
ｉ層１２およびエピタキシャルＳｉ層１３からなる半導
体基板ＢをＲＩＥ法により常法に従いトレンチエツチン
グし、Ｕ溝１４を形成する。次いで酸素イオンを該基板
１３に対して垂直方向から１０度〜６０度の角度をもた
せて、基板Ｂを回転させながら５ＱｋｅＶで、Ｉ ＸＩ
Ｏ”：ｌ／ｃｊ〜２ ＸＩＯ”：）のイオンを注入する
（第２図（２））。この結果、第１図（３）に示すよう
に溝１４の側壁は平坦化され、コーナ一部では丸みをお
びかつ底部では膜厚の厚い、酸素を多く含んだアモルフ
ァス層１５が形成された。
ｉ層１２およびエピタキシャルＳｉ層１３からなる半導
体基板ＢをＲＩＥ法により常法に従いトレンチエツチン
グし、Ｕ溝１４を形成する。次いで酸素イオンを該基板
１３に対して垂直方向から１０度〜６０度の角度をもた
せて、基板Ｂを回転させながら５ＱｋｅＶで、Ｉ ＸＩ
Ｏ”：ｌ／ｃｊ〜２ ＸＩＯ”：）のイオンを注入する
（第２図（２））。この結果、第１図（３）に示すよう
に溝１４の側壁は平坦化され、コーナ一部では丸みをお
びかつ底部では膜厚の厚い、酸素を多く含んだアモルフ
ァス層１５が形成された。
次いで８００〜９００℃のアニール温度で真空中または
酸素雰囲気中でアニール工程を行い、結合力の強い酸化
膜１６を溝部外表面に形成した。
酸素雰囲気中でアニール工程を行い、結合力の強い酸化
膜１６を溝部外表面に形成した。
以後の工程は常法に従い溝に絶縁物を埋めこんで素子分
離を行った。
離を行った。
以上、説明したように、本発明方法ではトレンチエツチ
ング直後に高濃度の酸素イオンを基板に対して一定の角
度をもたせてイオン注入してその後比較的低温でアニー
ルするように構成したものであるから、溝コーナ一部で
のストレス集中を減少せし緬ることができ、しかも溝側
壁での凹凸を減少せしめる効果を奏する。
ング直後に高濃度の酸素イオンを基板に対して一定の角
度をもたせてイオン注入してその後比較的低温でアニー
ルするように構成したものであるから、溝コーナ一部で
のストレス集中を減少せし緬ることができ、しかも溝側
壁での凹凸を減少せしめる効果を奏する。
この結果、基板内で発生する結晶欠陥の発生をはＸ゛完
全防止することができ、このためエミッターコレクター
間のリーク特性も向上せしめる効果を奏する。
全防止することができ、このためエミッターコレクター
間のリーク特性も向上せしめる効果を奏する。
第１図は、本発明方法の一実施を示す工程図であり、
第２図は、従来方法によるアイソレーションの一例を示
す工程図である。 １１・・・単結晶シリコン層、 １２・・・ドープＳｉ層、 １３・・・エピタキシャルＳｉ層、 １４・・・溝、 １５・・・アモルファス層、 １６・・・酸化膜、 Ｂ・・・半導体基板。 ／ Ｂ・・・半導体基板 本発明方法の一実施例を示す１租国 策１図 本発明方法の一実施例を示す工程国 策 １ 図 （続ぎ）
す工程図である。 １１・・・単結晶シリコン層、 １２・・・ドープＳｉ層、 １３・・・エピタキシャルＳｉ層、 １４・・・溝、 １５・・・アモルファス層、 １６・・・酸化膜、 Ｂ・・・半導体基板。 ／ Ｂ・・・半導体基板 本発明方法の一実施例を示す１租国 策１図 本発明方法の一実施例を示す工程国 策 １ 図 （続ぎ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板の素子間分離領域の形成せられるべき位
置に溝部を形成し、次いで酸素イオンを該溝部に注入し
、しかる後熱処理を行い該酸素イオン注入領域に酸化膜
を形成することを特徴とする半導体装置の製造方法。 ２、前記基板に対して垂直方向から約１０〜６０度傾斜
させて前記酸素イオンを前記溝部に注入する、請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14166990A JPH0437152A (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14166990A JPH0437152A (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437152A true JPH0437152A (ja) | 1992-02-07 |
Family
ID=15297438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14166990A Pending JPH0437152A (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437152A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508215A (en) * | 1993-07-15 | 1996-04-16 | Micron Technology, Inc. | Current leakage reduction at the storage node diffusion region of a stacked-trench dram cell by selectively oxidizing the floor of the trench |
| KR100236720B1 (ko) * | 1997-04-10 | 2000-01-15 | 김영환 | 반도체장치의 소자분리방법 |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6590271B2 (en) | 2000-08-10 | 2003-07-08 | Intel Corporation | Extension of shallow trench isolation by ion implantation |
| KR100442852B1 (ko) * | 1997-09-12 | 2004-09-18 | 삼성전자주식회사 | 트렌치 소자분리 영역 형성방법 |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| KR100540850B1 (ko) * | 1997-06-26 | 2006-02-28 | 지멘스 악티엔게젤샤프트 | 얕은트렌치절연물을포함하는집적회로소자 |
| US7645676B2 (en) * | 2006-01-26 | 2010-01-12 | International Business Machines Corporation | Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures |
| US7648869B2 (en) | 2006-01-12 | 2010-01-19 | International Business Machines Corporation | Method of fabricating semiconductor structures for latch-up suppression |
| US7655985B2 (en) | 2006-01-26 | 2010-02-02 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a conductive region |
| US7754513B2 (en) | 2007-02-28 | 2010-07-13 | International Business Machines Corporation | Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures |
| US7818702B2 (en) | 2007-02-28 | 2010-10-19 | International Business Machines Corporation | Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates |
| WO2019101009A1 (zh) * | 2017-11-27 | 2019-05-31 | 重庆伟特森电子科技有限公司 | 一种SiC基UMOSFET的制备方法及SiC基UMOSFET |
-
1990
- 1990-06-01 JP JP14166990A patent/JPH0437152A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
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| US7655985B2 (en) | 2006-01-26 | 2010-02-02 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a conductive region |
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