JPH0519664B2 - - Google Patents
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Description
〔発明の技術分野〕
本発明は回路試験装置及び方法に関し、特に試
験ピンの信号状態を誘導データ・モードを用いて
変化させることができる回路試験装置及び方法に
関する。 〔従来技術及びその問題点〕 前世代の回路試験装置においては、機能試験
（functional testing）として知られている方法に
よつて回路試験が行なわれていた。これによれ
ば、試験信号は被試験回路の入力に与えられ、こ
の回路の出力は回路の出力のみにおいてモニタさ
れる。この様な機能試験は少なくとも２つの重大
な制限を被つている。それは第１には、被試験回
路はそれぞれ独自な構成になつているので、それ
ぞれの回路に適する試験パターンを決めるのが困
難なことである。第２には、障害の分離
（isolation）を行うためには回路を逆にたどる
（backtrack）ことが必要で、自動診断には役立
たない。 上述の制限はある種の順序要素（RAM、フリ
ツプ・フロツプ等。すなわち記憶要素と言つても
良い）を含む回路を試験する際、特に深刻にな
る。というのはこの様な回路の出力は与えられた
試験信号の函数であるだけではなく回路状態の函
数でもあるからである。順序要素を含む回路の状
態を知るためには、順序要素がホーム・ステート
（home state）として知られている所望の状態に
入るまで順序要素の入力に入力を与えることが一
般に必要である。これらの信号を印加していくこ
とはホーミング（homing）として知られている。
機能試験においては回路の入力に与えられる試験
信号とその結果個々の回路部品に与えられる信号
との関係が複雑であるため、被試験回路をホー
ム・ステートにするためにはどんな信号を回路の
入力に与えなければならないかを決めることは極
めて困難である。機能試験にはこの様な制限があ
る結果、多くの回路試験装置は回路内試験（in−
circuittesting）として知られる技術を用いてい
る。この技術においては、個々の部品の直接的試
験を行うため、試験信号を各部品の入力に直接与
え、その結果の出力信号を各部品の出力で観測す
ることで試験している。 回路内試験により回路試験の徹底性は大きく向
上したのだが、残念ながらこれによりいくつかの
問題がもたらされた。回路節点の逆駆動
（backdriving）（すなわち、回路節点電圧をそこ
に接続された前段の回路部品の出力によつてその
回路節点に与えられた電圧レべルと異なるレベル
に強制的に変化させる試験を与えること）を行う
結果、回路部品を加熱させ、試験時間があまり長
くなると（数百ミリ秒程度）、その回路部品を破
壊してしまうことがある。完全な回路内試験のた
めに必要な試験信号の数は機能試験の場合に比べ
てかなり多い。回路の複雑さとスピードが増すに
つれて必要な試験信号の数または劇的に増大す
る。多種の回路を試験するため回路試験装置内に
記憶されなければならない情報の量は極めて多く
なり、今や記憶しておかわばならない試験情報量
を圧縮することにより過熱のため起り得る破壊を
最少化し、試験装置が必要とするメモリを少なく
しまた試験装置の処理能力すなわちスループツト
を増大させることが真に必要となつた。 ゼーンテル・トラブルシユータ（Zehntel
Troubleshooter）800回路試験装置においては、
入力試験ピンに試験信号を与えるためグレイ・コ
ード（Gray code）カウンタが用いられている。
入力試験ピンは各々このカウンタの１つのビツト
に接続される。このカウンタが被試験回路に与え
られる刺激（stimulus）すなわち試験信号の主要
な発生源である。各出力ピンから得られる出力信
号（すなわち被試験回路が発生した信号）は直列
サイクリツリ・リダンダンシ・チエツク（CRC）
圧縮技術により圧縮され、ピン毎にシグナチユア
（signature）として知られている圧縮された出力
データ情報が生成される。直列CRC圧縮器を１
つしか有していない試験システムにおいては、Ｎ
個の出力を有する素子の試験のため刺激を与えて
応答を検出するということをＮ回繰り返さなけれ
ばならない。この様にして得られた各シグナチユ
アは既知の良品回路から得られたシグナチユアと
比較されて回路の不良動作のチエツクを受ける。
この様なシステムの適合性は、ROMやRAMの
様にアルゴリズム的に試験できる回路用の試験信
号セツトを生成する場合と比べ、所定の乱数的な
（random）試験信号セツトを生成する場合の方
がかなり悪い（なお、この乱数的な試験信号セツ
トは、少なくとも典型的な中規模集積回路の試験
に必要なものを考えている）。また、このシステ
ムにおける入力試験信号が乱数的であるため、被
試験回路の各部品をホーム・ステートにするには
本システムはあまり適していない。 ジエンラド社（GenRad、Inc.）製モデル2270
回路試験装置の様な他の種類の回路試験装置にお
いては、被試験回路の各節点は、夫々ピンに接続
される。各ピンには試験信号が与えられるか、あ
るいはそこにおける出力信号がモニタされる。各
ピンはいろいろな試験サイクルにおいて試験信号
を与えるのに使われたり、またこのピンでモニタ
された信号と期待される信号との比較が行なわれ
たりする。高速で回路を試験するため、各ピンは
夫夫関連するRAMに接続される。各RAMには
対応するピンについての刺激応答信号
（stimulus／response、以下Ｓ／Ｒと称する）デ
ータが記憶されている。この構成によりＳ／Ｒデ
ータを短時間のうちに一気にピンに与えることが
できる。不都合なことには、１本のピンに関連付
けられているRAMは普通は1Kビツト程度の容量
しか有していないため、多くの回路試験において
はデイスク・メモリ等の大容量記憶装置からこれ
らのＳ／Ｒデータ用のRAMに大量のデータをダ
ウンロードしなければならない。この大量のデー
タのダウンロードにより完全な回路試験を行うに
は、各RAMにおいて何度も再ロードを行なわね
ばならない。たとえば64K RAMの完全な試験を
行うには、Ｓ／Ｒ用データRAMに250回程度の
再ロードをせねばならない。この様な再ロードに
必要とされる時間により、多くの試験では試験時
間が著しく長くなる。その結果、回路試験装置の
処理能力が低下し、また被試験回路を破壊する危
険性が大きくなる。 〔発明の目的〕 本発明は上述の従来技術の欠点を解消し、Ｓ／
Ｒデータを保持するために試験ピン近傍に設けら
れているRAMの容量を大きくしなくともこの
RAMへの再ロードの回数を少なくし、もつて試
験時間を短縮することを目的とする。 〔発明の概要〕 回路試験装置の処理能力の向上及び被試験回路
の破壊の危険性の低減のためには、各回路の試験
に要する時間を短縮することが有効である。以下
に開示される本発明の実施例においては、１つの
試験毎に必要とされる時間を短縮しながらも他方
では、アルゴリズム的試験信号と乱数的試験信号
の生成による回路試験のどちらも効率的に行なえ
る試験信号生成の充分な柔軟性も兼ね備えてい
る。この試験装置は一式の双方向性試験ピンを備
えている。双方向性試験ピンとはすなわち試験ピ
ン毎に独立にピン合否信号に試験信号を与えるた
めに用いたり、あるいは被試験回路上の信号出力
をモニタするために用いることができるというこ
とである。各試験ピンには夫々別個の局所試験デ
ータRAMが関連付けられている。局所試験デー
タRAMは関連する試験ピンで使用されるＳ／Ｒ
データを記憶する。回路試験を行うために必要な
データのダウンロード量を低減するため、局所試
験データRAMに記憶されるＳ／Ｒデータは圧縮
されている。データのダウンロード量をこの様に
低減することにより、試験時間が短縮され、その
結果、被試験回路の発熱量も低減される。本発明
により得られるデータ圧縮の結果、通常は試験中
におけるＳ／Ｒデータの再ロードは不要になる。
しかしながら、本発明はデータ圧縮を用いた後で
もなお再ロードの必要性が残る場合にも適用でき
る。 各試験ピン毎に発生される試験信号は次の２つ
のモード、すなわち直接データ・モード（raw
data mode）と誘導データ・モード（derivative
data mode）、のいずれか一方で変化する。直接
データ・モードでは、Ｓ／Ｒデータはピン上の信
号が高レベル（状態１）に駆動されるかそれとも
低レベル（状態０）に駆動されるかを指示する。
もちろん高低レベルと状態１、０の対応を上とは
逆にしても本発明は全く同様に機能する。誘導デ
ータ・モードでは、Ｓ／Ｒデータが指示するの
は、試験ピン上のデータが現在の状態を保つべき
か(K)それとも現在の状態から反転されるべきか(T)
ということである。たとえば現在の状態が低レベ
ルであるとすれば、データＫは現在の状態をその
まま保持させ、データＴは状態を反映させて高レ
ベルに駆動する。試験ピンは夫々直接データ・モ
ードと誘導データ・モードの両方で動作すること
ができるピン駆動回路に接続されている。このピ
ン駆動回路はまたピン上の信号をモニタしてこれ
を当該ピンに現れるはずの信号と即座に（すなわ
ち、各データがモニタされる都度）比較する。こ
の比較結果に応答してピン合否信号（pin pass／
fail signal）が生成される。ピン合否信号は試験
プロセスがこの情報を必要とするか否かに基づい
て活性化または抑止される。ピン合否信号を即座
に生成することにより回路部品をホーム・ステー
トにする処理が簡単になる。すなわち、ホーム・
ステートにおいて各試験ピンでモニタされる信号
を応答信号データとし、これをその部品からの出
力信号と比較すれば良い。これらのピン合否信号
はまた12個ずつグループ化されて並列CRC圧縮
器に送られ、シグナチユアとして知られる圧縮さ
れたデータが生成される。 ピン駆動回路は夫々そのピン駆動回路に関連す
る試験ピンに関連付けられた局所試験データ
RAMに接続される。各局所試験データRAMは
４ビツト幅であり、関連するピン駆動回路用の
Ｓ／Ｒデータを記憶する。この４ビツト幅は当該
局所試験データRAMに関連付けられたピン駆動
回路によつて並列に読出される。各局所試験デー
タRAMは同じアドレス範囲を有する。全ての局
所試験データRAM中の同一アドレスを有するビ
ツトをまとめてデータ・ベクトルと呼ぶ。局所試
験データRAMは単一のデータ・べクトル・アド
レスによつて皆が同時にアクセスされる。そして
この様なアクセスの結果得られるデータ・ベクト
ルに各ピン駆動回路が応答することにより、試験
ピン群上にベクトルと呼ばれる信号のパターンが
生成される。以下で詳細に説明する実施例におい
て、264本の試験ピンが設けられているので、各
データ・ベクトルは1056ビツト幅である。 局所試験データRAMには所与の回路試験の間
に使用される各データ・ベクトルは唯１つしか含
まれていない。つまり、局所試験データRAM中
には、１つの回路試験で使用されるデータ・ベク
トルの夫々について同じものは１つしか記憶され
ていない。この様に冗長なデータ・ベクトルを消
去することにより、局所試験データRAM中に記
憶されるデータ量が圧縮される。これによつて所
与の回路試験を行うために必要なダウンロード・
データ量が減少する。各データ・ベクトルは唯１
つしか局所試験データRAM内に記憶されていな
いため、局所試験データRAM内のデータが順番
にアクセスされる従来装置とは異なり、本発明で
シーケンサが設けられ、このシーケンサが局所試
験データRAMに夫々の時刻に使用されるデー
タ・ベクトルのアドレスを与えることにより、デ
ータ・ベクトル読出しの順序の制御を行う。本実
施例中でＳ／Ｒデータ記憶に用いられる2K語
RAMの場合、わずか11ビツト幅のアドレスが必
要とされるだけである。従つてこれらのアドレス
は局所試験データRAM中に記憶されるデータ・
ベクトル（1056ビツト）よりもずつと短い。その
結果、回路試験にあたつて、局所試験データ
RAMにデータ・ベクトル自体を実際に使用する
順序で冗長に記憶しておき、上から順にアクセス
する装置と比較して、順序情報を表わす一群のア
ドレスを記憶するのに必要とされるメモリはずつ
と少なくてすむ。 順序情報の記憶にあたつては、局所試験データ
RAM内のアクセスされるべきデータ・ベクトル
のアドレスをアクセス順にシーケンサに記憶して
おけば良い。しかしまた、順序情報を圧縮する論
理機能をシーケンサに持たせても良い。本実施例
中のシーケンサは入れ子になつたループやベクト
ル・パラメータを使用するサブルーチン、及び他
のプログラム技法も実行できる様になつている。
これにより、データ・ベクトル・アドレスを単な
る順序付きリストとして記憶するのではなく、順
序情報を言わば一種のプログラムとして記憶する
ことができる。このシーケンサは更にカウンタ／
レジスタ・セツト及びこれに関連する論理回路を
有している。これによりカウンタ／レジスタを使
つてプログラム・ループやサブルーチンの径路を
指示する（keep track of）ことができる。これ
に加えて、これらのカウンタ／レジスタはプライ
オリテイ・エンコーダに接続されている。このプ
ライオリテイ・エンコーダは誘導データ・モード
において局所試験データRAMに与えられるある
一連のアドレスを作るのに用いられる。 この一連のアドレスを与えることにより、局所
試験RAMから一連のデータ・ベクトルを読み出
してピン駆動回路に送る。誘導データ・モードで
は、各ピン駆動回路は与えられるデータにより、
現在の出力を反転したりあるいは現在の出力をそ
のまま維持したりする。局所試験RAM中に記憶
される一連のデータ・ベクトル及び局所試験
RAMに与えられるアドレスのシーケンスを適宜
設定することにより、あるピン駆動回路のグルー
プの出力をあたかもこれらがカウンタの出力であ
るかのように変化させることができる（このよう
な一連のデータ・ベクトル及びアドレスのシーケ
ンスの具体例については実施例中で与える）。こ
のように、実際のカウンタ・ハードウエアを設け
て0000→0001→0010→……等のようなカウンタ出
力シーケンスを直接的に発生させる代わりに、パ
ターン・シーケンス（たとえば上述のような局所
試験RAMに与えられるアドレス・シーケンス）
を一旦作り、このシーケンスに基づいて最終的に
必要とされるカウンタ出力を発生させる、という
間接的な方法を採用することができる。このよう
にして間接的にカウンタ出力を発生させても、そ
の出力を受け取る側から見ると、あたかもカウン
タからカウント出力が供給されているかのように
見える。このようにして実現された「見かけの」
のカウンタを、以下では間接カウンタと呼ぶ。実
際のカウンタ・ハードウエアを設けて実現された
「直接カウンタ」と比較した場合の間接カウンタ
の利点は、その柔軟性にある。すなわち間接カウ
ンタにおいてはカウントを行うための特定の固定
されたハードウエアを持つていないため、データ
の変更によつて各種のビツト幅のカウンタやカウ
ント方式（例えばバイナリ・カウンタ、グレイ・
コード・カウンタ等）を自由に切換えることがで
き、更に多数の出力端子（試験ピン）のうちのど
れにこのカウンタ出力が現れるようにするかも自
由に設定できる。 〔発明の実施例〕 以下、図面を用いて本発明を詳細に説明する。 第１図は本発明にかかる回路試験装置のブロツ
ク図である。本回路試験装置は、データ圧縮を行
うことにより、必要とされるデータ記憶量の低
減、より詳しく言えば所与の回路試験を行うため
に局所試験データRAMにダウンロードする必要
のあるデータ量の低減を図つたものである。最大
264個設けられる試験ピン１１は任意の時間に最
大264個設けられるコネクタに接触し信号を供給
するのに用いられる。コネクタは試験ピンを被試
験回路（以下DUTと称する）の選択された節点
に接続する。各試験ピン１１毎に設けられた４：
１マルチプレクサにより、各ピンは任意の時点の
DUTの４個の節点の１個に接続されることがで
きる。従つて、DUTの最大1056個までの相異な
る節点が最大264個の節点を含むグループとして
まとめてアクセスされることが可能である。本回
路試験装置は回路内試験と同様、従来からの機能
試験用としても使用することができる。回路内試
験を行う場合は、節点はDUT上の全域にわたつ
て分布する。そこで試験ピンからこれら節点への
接続をとるにはたとえば剣山状の接続具（bed−
of−nail fixture）が用いられる。 試験ピン１１の各々は双方向性である。すなわ
ち各試験ピン１１はDUTの選択された節点上で
そこへ試験信号を与えるためにも使えるしまたそ
こでの信号をモニタするために使うこともでき
る。各試験ピン１１はそれに関連付けられたピン
駆動回路１２に夫々接続される。ピン駆動回路１
２は対応する試験ピン１１が接続された節点上で
信号を駆動するか否かを制御する。ピン駆動回路
１２はまた試験ピン１１上に現われる信号をモニ
タすることにより、DUTの選択された節点上の
信号がモニタできる様にする。ピン駆動回路１２
のブロツク図は第２図に示されている。 第２図を参照すれば、試験ピン１１は夫々対応
するピン駆動回路１２内のトライステート・ドラ
イバ２１に接続されている。トライステート・ド
ライバ２１はトライステートRAM２２からのド
ライバ・イネーブル信号に対応して活性化された
り不能化されたりする。トライステート・ドライ
バ２１の入力はＪ−Ｋフリツプフロツプ２３のＱ
出力に接続されている。このＱ出力が与えるの
は、試験ピン１１に与えられる刺激信号または試
験ピン１１に現れるべき応答のいずれか一方であ
る。Ｊ−Ｋフリツプフロツプ２３により供給され
るＳ／ＲはＪ−ＫフリツプフロツプのＪ入力に接
続された第１データRAM及びＪ−Ｋフリツプフ
ロツプ２３のＫ入力に接続された第２データ
RAM２５の出力に応答して制御される。トライ
ステート・ドライバ２１の入力と出力はXORゲ
ート２６の入力に接続され、試験ピン１１上の信
号の観測及び期待される応答信号との比較が即座
に行える様になつている。XORゲート２６の出
力はANDゲート２７の一方の入力に接続され、
XORゲート２６の出力の情報が試験において問
題となつていないときにはこの情報をマスクして
CPU１５（第１図）に与えられない様にするこ
ともできる。このマスク処理はマスクRAM２８
からANDゲート２７の他方の入力へマスク信号
を供給することにより行われる。またANDゲー
ト２７はピン合否（pass／fail）信号を生成して
ORゲート２９の入力へ与える。ピン駆動回路１
２の各々は自己のピン合否信号をORゲート２９
の相異なる入力に与えることにより合否信号Ｐ／
ＦをORゲート２９の出力に生成しCPU１５へ送
る。合否信号Ｐ／Ｆは被試験素子が試験ピン１１
に与えられた試験パターンについて合格か不合格
かを示す信号である。各ピン駆動回路１２内の
ANDゲート２７の出力であるピン合否信号はま
た他の11個のピン駆動回路１２からのピン合否信
号とともに22個の並列型のCRC圧縮器２１の１
つに接続され、これらにより試験結果を特徴付け
る最大22個までのシグナチユア（signature）を
生成する。 トライステートRAM２２、第１データRAM
２４、第２データRAM２５及びマスク用RAM
２８をまとめてここでは局所試験データRAM１
３と称する。局所試験データRAM１３はピン駆
動回路１２と協働してＳ／Ｒデータが２つのモー
ドのうちのどちらで用いられるかを定める。この
２つのモードとは直接データ・モード及び誘導デ
ータ・モードである。直接データ・モードにおい
ては、Ｊ−Ｋフリツプフロツプにはデータ０また
はデータ１が供給される。データ０が与えられた
場合はＪ−Ｋフリツプフロツプ２３の出力は低レ
ベルとなり、またデータ１が与えられた場合には
出力は高レベルとなる。誘導データ・モードにお
いては、保持信号（以下、データＫと称する）ま
たは反転信号（以下、データＴと称する）がＪ−
Ｋフリツプフロツプ２３に与えられる。データＫ
が与えられた場合にはＪ−Ｋフリツプフロツプ２
３の状態はそのままに保持され、またデータＴが
与えられた場合には逆の状態へと反転する。第１
データRAM２４及び第２データRAM２５から
のデータにより、データ０，１，Ｋ，Ｔのいずれ
がピン駆動回路１２へ与えられるかが定まる。 ここで、直接データ・モードにおけるデータ
０，１、および誘導データ・モードにおけるデー
タＫ，Ｔについて説明する。上述したように、こ
れらのデータは第１データRAMと第２データ
RAMが与えるものである。これらのデータが与
えられるＪ−Ｋフリツプフロツプ２３の出力Ｑ
は、周知のように、そのＪ，Ｋ入力により以下の
ように定まる。 Ｊ ０ ０ １ １ Ｋ０ １ ０ １ Ｑ 不 ０ １ 反 変 転 これより判るように、これらのデータを第１、
第２データRAMの出力で表せば以下のようにな
る。 データ０→第１、第２データRAMの出力が０、
１ データ１→第１、第２データRAMの出力が１、
０ データＫ→第１、第２データRAMの出力が０、
０ データＴ→第１、第２データRAMの出力が１、
１ 従つて、Ｊ−Ｋフリツプフロツプ２３は直接デ
ータ・モードのデータ０，１のいずれが与えられ
てもそれに応じて正しく動作し、また各試験ピン
に対応して設けられた第１、第２データRAMの
出力によつて、その試験ピンを直接データ・モー
ドで駆動するかそれとも誘導データ・モードで駆
動するかを選択することができる。 トライステートRAM２２からのドライバ・イ
ネーブル信号によりピン駆動回路１２が刺激モー
ドで動作するかあるいは応答モードで動作するか
が定まる。刺激モードにおいてはピン駆動回路１
２は試験ピン１１へ信号を与えることができる様
に活性化される。また応答モードにおいては、ピ
ン駆動回路１２は不活性化され、試験ピン１１現
れたピン試験１２は不活性化され、試験ピン１１
に現れたピン試験回路上の信号がＪ−Ｋフリツプ
フロツプ２３の出力に現れる期待応答信号と
XORゲート２６によつて比較されるだけである。
刺激モードにおいてもXORゲート２６による比
較を行うことにより、試験ピン１１上の実際の信
号がＪ−Ｋフリツプフロツプ２３出力、すなわち
試験ピン１１がとるべき信号と一致しているかど
うかの確認がなされる。応答モードにおいて信号
データの比較が即座になされることから、検出さ
れた応答をわざわざCPU１５へ読込んでそこで
期待される応答との比較を行う必要はなくなる。
その結果、試験の処理速度が向上する。 合否信号はまた実時間でDUTの試験を制御す
るためにも使用できる。それ故、CPU１５は合
否信号に応答する。たとえば、以下で詳しく議論
される様に、試験シーケンス情報を入れ子になつ
たループや条件分岐を含む試験プログラムの形態
で記憶しておくことができる。この様な試験プロ
グラムは条件分岐点において合否信号を使用する
ことができる。これにより簡単なホーミング
（homing）手続の使用が可能となる。すなわちこ
のホーミング手続においては、期待される応答を
ホーミングされるべき回路部品のホーム状態を表
すものにしておくとともに、当該回路部品の状態
を次々に変化させていく。そして、この逐次変化
の打ち切りの判定は、信号レベルの検知を行つて
いるいくつかの回路節点の状態がこれら回路節点
に期待される応答としてピン駆動回路内に設定さ
れたものと同じになつたことを合否信号が示すこ
とをもつて行う。ホーミングされるべき回路部品
がどの様な状態径路をたどるかということは、一
般には個々の回路部品や設計上の選択の函数であ
る。しかしながら本システムでは、上述の様な手
続により、検出されたデータとホーム状態に対応
する応答データとをCPU内で突き合わせるとい
う時間のかかる処理をする必要がなくなる。従つ
て、次の様な極めて簡単なホーミング手段を使用
することができる。すなわち、状態変化中にホー
ム状態が検出されるまで素子をその可能な全状態
にわたつて単に次々と変化させていくだけでよ
い。これにより、非常に低速である回路試験装置
ソフトウエア試験速度のかわりに、高速であるハ
ードウエア試験速度で回路部品をホーミングする
ことが可能となる。 局所試験データRAM１３からピン駆動回路１
２へ渡されるＳ／Ｒデータによつて定まる全状態
を表１に示す。ここでの状態としては、刺激モー
ドにおけるデータ０，１，Ｋ，Ｔであるところの
局所試験データ状態Ｓ０，Ｓ１，SK，ST、応答
モードにおけるデータ０，１，Ｋ，Ｔであるとこ
ろの局所試験データ状態Ｒ０，Ｒ１，RK，RT、
更にいわゆるドント・ケア（don't care）状態Ｘ
がある。ドント・ケア状態Ｘにおいては、刺激の
ためのデータが試験ピン１１に印加されることも
なければ、また合否（pass／fail）情報が生成さ
れることもない。
験ピンの信号状態を誘導データ・モードを用いて
変化させることができる回路試験装置及び方法に
関する。 〔従来技術及びその問題点〕 前世代の回路試験装置においては、機能試験
（functional testing）として知られている方法に
よつて回路試験が行なわれていた。これによれ
ば、試験信号は被試験回路の入力に与えられ、こ
の回路の出力は回路の出力のみにおいてモニタさ
れる。この様な機能試験は少なくとも２つの重大
な制限を被つている。それは第１には、被試験回
路はそれぞれ独自な構成になつているので、それ
ぞれの回路に適する試験パターンを決めるのが困
難なことである。第２には、障害の分離
（isolation）を行うためには回路を逆にたどる
（backtrack）ことが必要で、自動診断には役立
たない。 上述の制限はある種の順序要素（RAM、フリ
ツプ・フロツプ等。すなわち記憶要素と言つても
良い）を含む回路を試験する際、特に深刻にな
る。というのはこの様な回路の出力は与えられた
試験信号の函数であるだけではなく回路状態の函
数でもあるからである。順序要素を含む回路の状
態を知るためには、順序要素がホーム・ステート
（home state）として知られている所望の状態に
入るまで順序要素の入力に入力を与えることが一
般に必要である。これらの信号を印加していくこ
とはホーミング（homing）として知られている。
機能試験においては回路の入力に与えられる試験
信号とその結果個々の回路部品に与えられる信号
との関係が複雑であるため、被試験回路をホー
ム・ステートにするためにはどんな信号を回路の
入力に与えなければならないかを決めることは極
めて困難である。機能試験にはこの様な制限があ
る結果、多くの回路試験装置は回路内試験（in−
circuittesting）として知られる技術を用いてい
る。この技術においては、個々の部品の直接的試
験を行うため、試験信号を各部品の入力に直接与
え、その結果の出力信号を各部品の出力で観測す
ることで試験している。 回路内試験により回路試験の徹底性は大きく向
上したのだが、残念ながらこれによりいくつかの
問題がもたらされた。回路節点の逆駆動
（backdriving）（すなわち、回路節点電圧をそこ
に接続された前段の回路部品の出力によつてその
回路節点に与えられた電圧レべルと異なるレベル
に強制的に変化させる試験を与えること）を行う
結果、回路部品を加熱させ、試験時間があまり長
くなると（数百ミリ秒程度）、その回路部品を破
壊してしまうことがある。完全な回路内試験のた
めに必要な試験信号の数は機能試験の場合に比べ
てかなり多い。回路の複雑さとスピードが増すに
つれて必要な試験信号の数または劇的に増大す
る。多種の回路を試験するため回路試験装置内に
記憶されなければならない情報の量は極めて多く
なり、今や記憶しておかわばならない試験情報量
を圧縮することにより過熱のため起り得る破壊を
最少化し、試験装置が必要とするメモリを少なく
しまた試験装置の処理能力すなわちスループツト
を増大させることが真に必要となつた。 ゼーンテル・トラブルシユータ（Zehntel
Troubleshooter）800回路試験装置においては、
入力試験ピンに試験信号を与えるためグレイ・コ
ード（Gray code）カウンタが用いられている。
入力試験ピンは各々このカウンタの１つのビツト
に接続される。このカウンタが被試験回路に与え
られる刺激（stimulus）すなわち試験信号の主要
な発生源である。各出力ピンから得られる出力信
号（すなわち被試験回路が発生した信号）は直列
サイクリツリ・リダンダンシ・チエツク（CRC）
圧縮技術により圧縮され、ピン毎にシグナチユア
（signature）として知られている圧縮された出力
データ情報が生成される。直列CRC圧縮器を１
つしか有していない試験システムにおいては、Ｎ
個の出力を有する素子の試験のため刺激を与えて
応答を検出するということをＮ回繰り返さなけれ
ばならない。この様にして得られた各シグナチユ
アは既知の良品回路から得られたシグナチユアと
比較されて回路の不良動作のチエツクを受ける。
この様なシステムの適合性は、ROMやRAMの
様にアルゴリズム的に試験できる回路用の試験信
号セツトを生成する場合と比べ、所定の乱数的な
（random）試験信号セツトを生成する場合の方
がかなり悪い（なお、この乱数的な試験信号セツ
トは、少なくとも典型的な中規模集積回路の試験
に必要なものを考えている）。また、このシステ
ムにおける入力試験信号が乱数的であるため、被
試験回路の各部品をホーム・ステートにするには
本システムはあまり適していない。 ジエンラド社（GenRad、Inc.）製モデル2270
回路試験装置の様な他の種類の回路試験装置にお
いては、被試験回路の各節点は、夫々ピンに接続
される。各ピンには試験信号が与えられるか、あ
るいはそこにおける出力信号がモニタされる。各
ピンはいろいろな試験サイクルにおいて試験信号
を与えるのに使われたり、またこのピンでモニタ
された信号と期待される信号との比較が行なわれ
たりする。高速で回路を試験するため、各ピンは
夫夫関連するRAMに接続される。各RAMには
対応するピンについての刺激応答信号
（stimulus／response、以下Ｓ／Ｒと称する）デ
ータが記憶されている。この構成によりＳ／Ｒデ
ータを短時間のうちに一気にピンに与えることが
できる。不都合なことには、１本のピンに関連付
けられているRAMは普通は1Kビツト程度の容量
しか有していないため、多くの回路試験において
はデイスク・メモリ等の大容量記憶装置からこれ
らのＳ／Ｒデータ用のRAMに大量のデータをダ
ウンロードしなければならない。この大量のデー
タのダウンロードにより完全な回路試験を行うに
は、各RAMにおいて何度も再ロードを行なわね
ばならない。たとえば64K RAMの完全な試験を
行うには、Ｓ／Ｒ用データRAMに250回程度の
再ロードをせねばならない。この様な再ロードに
必要とされる時間により、多くの試験では試験時
間が著しく長くなる。その結果、回路試験装置の
処理能力が低下し、また被試験回路を破壊する危
険性が大きくなる。 〔発明の目的〕 本発明は上述の従来技術の欠点を解消し、Ｓ／
Ｒデータを保持するために試験ピン近傍に設けら
れているRAMの容量を大きくしなくともこの
RAMへの再ロードの回数を少なくし、もつて試
験時間を短縮することを目的とする。 〔発明の概要〕 回路試験装置の処理能力の向上及び被試験回路
の破壊の危険性の低減のためには、各回路の試験
に要する時間を短縮することが有効である。以下
に開示される本発明の実施例においては、１つの
試験毎に必要とされる時間を短縮しながらも他方
では、アルゴリズム的試験信号と乱数的試験信号
の生成による回路試験のどちらも効率的に行なえ
る試験信号生成の充分な柔軟性も兼ね備えてい
る。この試験装置は一式の双方向性試験ピンを備
えている。双方向性試験ピンとはすなわち試験ピ
ン毎に独立にピン合否信号に試験信号を与えるた
めに用いたり、あるいは被試験回路上の信号出力
をモニタするために用いることができるというこ
とである。各試験ピンには夫々別個の局所試験デ
ータRAMが関連付けられている。局所試験デー
タRAMは関連する試験ピンで使用されるＳ／Ｒ
データを記憶する。回路試験を行うために必要な
データのダウンロード量を低減するため、局所試
験データRAMに記憶されるＳ／Ｒデータは圧縮
されている。データのダウンロード量をこの様に
低減することにより、試験時間が短縮され、その
結果、被試験回路の発熱量も低減される。本発明
により得られるデータ圧縮の結果、通常は試験中
におけるＳ／Ｒデータの再ロードは不要になる。
しかしながら、本発明はデータ圧縮を用いた後で
もなお再ロードの必要性が残る場合にも適用でき
る。 各試験ピン毎に発生される試験信号は次の２つ
のモード、すなわち直接データ・モード（raw
data mode）と誘導データ・モード（derivative
data mode）、のいずれか一方で変化する。直接
データ・モードでは、Ｓ／Ｒデータはピン上の信
号が高レベル（状態１）に駆動されるかそれとも
低レベル（状態０）に駆動されるかを指示する。
もちろん高低レベルと状態１、０の対応を上とは
逆にしても本発明は全く同様に機能する。誘導デ
ータ・モードでは、Ｓ／Ｒデータが指示するの
は、試験ピン上のデータが現在の状態を保つべき
か(K)それとも現在の状態から反転されるべきか(T)
ということである。たとえば現在の状態が低レベ
ルであるとすれば、データＫは現在の状態をその
まま保持させ、データＴは状態を反映させて高レ
ベルに駆動する。試験ピンは夫々直接データ・モ
ードと誘導データ・モードの両方で動作すること
ができるピン駆動回路に接続されている。このピ
ン駆動回路はまたピン上の信号をモニタしてこれ
を当該ピンに現れるはずの信号と即座に（すなわ
ち、各データがモニタされる都度）比較する。こ
の比較結果に応答してピン合否信号（pin pass／
fail signal）が生成される。ピン合否信号は試験
プロセスがこの情報を必要とするか否かに基づい
て活性化または抑止される。ピン合否信号を即座
に生成することにより回路部品をホーム・ステー
トにする処理が簡単になる。すなわち、ホーム・
ステートにおいて各試験ピンでモニタされる信号
を応答信号データとし、これをその部品からの出
力信号と比較すれば良い。これらのピン合否信号
はまた12個ずつグループ化されて並列CRC圧縮
器に送られ、シグナチユアとして知られる圧縮さ
れたデータが生成される。 ピン駆動回路は夫々そのピン駆動回路に関連す
る試験ピンに関連付けられた局所試験データ
RAMに接続される。各局所試験データRAMは
４ビツト幅であり、関連するピン駆動回路用の
Ｓ／Ｒデータを記憶する。この４ビツト幅は当該
局所試験データRAMに関連付けられたピン駆動
回路によつて並列に読出される。各局所試験デー
タRAMは同じアドレス範囲を有する。全ての局
所試験データRAM中の同一アドレスを有するビ
ツトをまとめてデータ・ベクトルと呼ぶ。局所試
験データRAMは単一のデータ・べクトル・アド
レスによつて皆が同時にアクセスされる。そして
この様なアクセスの結果得られるデータ・ベクト
ルに各ピン駆動回路が応答することにより、試験
ピン群上にベクトルと呼ばれる信号のパターンが
生成される。以下で詳細に説明する実施例におい
て、264本の試験ピンが設けられているので、各
データ・ベクトルは1056ビツト幅である。 局所試験データRAMには所与の回路試験の間
に使用される各データ・ベクトルは唯１つしか含
まれていない。つまり、局所試験データRAM中
には、１つの回路試験で使用されるデータ・ベク
トルの夫々について同じものは１つしか記憶され
ていない。この様に冗長なデータ・ベクトルを消
去することにより、局所試験データRAM中に記
憶されるデータ量が圧縮される。これによつて所
与の回路試験を行うために必要なダウンロード・
データ量が減少する。各データ・ベクトルは唯１
つしか局所試験データRAM内に記憶されていな
いため、局所試験データRAM内のデータが順番
にアクセスされる従来装置とは異なり、本発明で
シーケンサが設けられ、このシーケンサが局所試
験データRAMに夫々の時刻に使用されるデー
タ・ベクトルのアドレスを与えることにより、デ
ータ・ベクトル読出しの順序の制御を行う。本実
施例中でＳ／Ｒデータ記憶に用いられる2K語
RAMの場合、わずか11ビツト幅のアドレスが必
要とされるだけである。従つてこれらのアドレス
は局所試験データRAM中に記憶されるデータ・
ベクトル（1056ビツト）よりもずつと短い。その
結果、回路試験にあたつて、局所試験データ
RAMにデータ・ベクトル自体を実際に使用する
順序で冗長に記憶しておき、上から順にアクセス
する装置と比較して、順序情報を表わす一群のア
ドレスを記憶するのに必要とされるメモリはずつ
と少なくてすむ。 順序情報の記憶にあたつては、局所試験データ
RAM内のアクセスされるべきデータ・ベクトル
のアドレスをアクセス順にシーケンサに記憶して
おけば良い。しかしまた、順序情報を圧縮する論
理機能をシーケンサに持たせても良い。本実施例
中のシーケンサは入れ子になつたループやベクト
ル・パラメータを使用するサブルーチン、及び他
のプログラム技法も実行できる様になつている。
これにより、データ・ベクトル・アドレスを単な
る順序付きリストとして記憶するのではなく、順
序情報を言わば一種のプログラムとして記憶する
ことができる。このシーケンサは更にカウンタ／
レジスタ・セツト及びこれに関連する論理回路を
有している。これによりカウンタ／レジスタを使
つてプログラム・ループやサブルーチンの径路を
指示する（keep track of）ことができる。これ
に加えて、これらのカウンタ／レジスタはプライ
オリテイ・エンコーダに接続されている。このプ
ライオリテイ・エンコーダは誘導データ・モード
において局所試験データRAMに与えられるある
一連のアドレスを作るのに用いられる。 この一連のアドレスを与えることにより、局所
試験RAMから一連のデータ・ベクトルを読み出
してピン駆動回路に送る。誘導データ・モードで
は、各ピン駆動回路は与えられるデータにより、
現在の出力を反転したりあるいは現在の出力をそ
のまま維持したりする。局所試験RAM中に記憶
される一連のデータ・ベクトル及び局所試験
RAMに与えられるアドレスのシーケンスを適宜
設定することにより、あるピン駆動回路のグルー
プの出力をあたかもこれらがカウンタの出力であ
るかのように変化させることができる（このよう
な一連のデータ・ベクトル及びアドレスのシーケ
ンスの具体例については実施例中で与える）。こ
のように、実際のカウンタ・ハードウエアを設け
て0000→0001→0010→……等のようなカウンタ出
力シーケンスを直接的に発生させる代わりに、パ
ターン・シーケンス（たとえば上述のような局所
試験RAMに与えられるアドレス・シーケンス）
を一旦作り、このシーケンスに基づいて最終的に
必要とされるカウンタ出力を発生させる、という
間接的な方法を採用することができる。このよう
にして間接的にカウンタ出力を発生させても、そ
の出力を受け取る側から見ると、あたかもカウン
タからカウント出力が供給されているかのように
見える。このようにして実現された「見かけの」
のカウンタを、以下では間接カウンタと呼ぶ。実
際のカウンタ・ハードウエアを設けて実現された
「直接カウンタ」と比較した場合の間接カウンタ
の利点は、その柔軟性にある。すなわち間接カウ
ンタにおいてはカウントを行うための特定の固定
されたハードウエアを持つていないため、データ
の変更によつて各種のビツト幅のカウンタやカウ
ント方式（例えばバイナリ・カウンタ、グレイ・
コード・カウンタ等）を自由に切換えることがで
き、更に多数の出力端子（試験ピン）のうちのど
れにこのカウンタ出力が現れるようにするかも自
由に設定できる。 〔発明の実施例〕 以下、図面を用いて本発明を詳細に説明する。 第１図は本発明にかかる回路試験装置のブロツ
ク図である。本回路試験装置は、データ圧縮を行
うことにより、必要とされるデータ記憶量の低
減、より詳しく言えば所与の回路試験を行うため
に局所試験データRAMにダウンロードする必要
のあるデータ量の低減を図つたものである。最大
264個設けられる試験ピン１１は任意の時間に最
大264個設けられるコネクタに接触し信号を供給
するのに用いられる。コネクタは試験ピンを被試
験回路（以下DUTと称する）の選択された節点
に接続する。各試験ピン１１毎に設けられた４：
１マルチプレクサにより、各ピンは任意の時点の
DUTの４個の節点の１個に接続されることがで
きる。従つて、DUTの最大1056個までの相異な
る節点が最大264個の節点を含むグループとして
まとめてアクセスされることが可能である。本回
路試験装置は回路内試験と同様、従来からの機能
試験用としても使用することができる。回路内試
験を行う場合は、節点はDUT上の全域にわたつ
て分布する。そこで試験ピンからこれら節点への
接続をとるにはたとえば剣山状の接続具（bed−
of−nail fixture）が用いられる。 試験ピン１１の各々は双方向性である。すなわ
ち各試験ピン１１はDUTの選択された節点上で
そこへ試験信号を与えるためにも使えるしまたそ
こでの信号をモニタするために使うこともでき
る。各試験ピン１１はそれに関連付けられたピン
駆動回路１２に夫々接続される。ピン駆動回路１
２は対応する試験ピン１１が接続された節点上で
信号を駆動するか否かを制御する。ピン駆動回路
１２はまた試験ピン１１上に現われる信号をモニ
タすることにより、DUTの選択された節点上の
信号がモニタできる様にする。ピン駆動回路１２
のブロツク図は第２図に示されている。 第２図を参照すれば、試験ピン１１は夫々対応
するピン駆動回路１２内のトライステート・ドラ
イバ２１に接続されている。トライステート・ド
ライバ２１はトライステートRAM２２からのド
ライバ・イネーブル信号に対応して活性化された
り不能化されたりする。トライステート・ドライ
バ２１の入力はＪ−Ｋフリツプフロツプ２３のＱ
出力に接続されている。このＱ出力が与えるの
は、試験ピン１１に与えられる刺激信号または試
験ピン１１に現れるべき応答のいずれか一方であ
る。Ｊ−Ｋフリツプフロツプ２３により供給され
るＳ／ＲはＪ−ＫフリツプフロツプのＪ入力に接
続された第１データRAM及びＪ−Ｋフリツプフ
ロツプ２３のＫ入力に接続された第２データ
RAM２５の出力に応答して制御される。トライ
ステート・ドライバ２１の入力と出力はXORゲ
ート２６の入力に接続され、試験ピン１１上の信
号の観測及び期待される応答信号との比較が即座
に行える様になつている。XORゲート２６の出
力はANDゲート２７の一方の入力に接続され、
XORゲート２６の出力の情報が試験において問
題となつていないときにはこの情報をマスクして
CPU１５（第１図）に与えられない様にするこ
ともできる。このマスク処理はマスクRAM２８
からANDゲート２７の他方の入力へマスク信号
を供給することにより行われる。またANDゲー
ト２７はピン合否（pass／fail）信号を生成して
ORゲート２９の入力へ与える。ピン駆動回路１
２の各々は自己のピン合否信号をORゲート２９
の相異なる入力に与えることにより合否信号Ｐ／
ＦをORゲート２９の出力に生成しCPU１５へ送
る。合否信号Ｐ／Ｆは被試験素子が試験ピン１１
に与えられた試験パターンについて合格か不合格
かを示す信号である。各ピン駆動回路１２内の
ANDゲート２７の出力であるピン合否信号はま
た他の11個のピン駆動回路１２からのピン合否信
号とともに22個の並列型のCRC圧縮器２１の１
つに接続され、これらにより試験結果を特徴付け
る最大22個までのシグナチユア（signature）を
生成する。 トライステートRAM２２、第１データRAM
２４、第２データRAM２５及びマスク用RAM
２８をまとめてここでは局所試験データRAM１
３と称する。局所試験データRAM１３はピン駆
動回路１２と協働してＳ／Ｒデータが２つのモー
ドのうちのどちらで用いられるかを定める。この
２つのモードとは直接データ・モード及び誘導デ
ータ・モードである。直接データ・モードにおい
ては、Ｊ−Ｋフリツプフロツプにはデータ０また
はデータ１が供給される。データ０が与えられた
場合はＪ−Ｋフリツプフロツプ２３の出力は低レ
ベルとなり、またデータ１が与えられた場合には
出力は高レベルとなる。誘導データ・モードにお
いては、保持信号（以下、データＫと称する）ま
たは反転信号（以下、データＴと称する）がＪ−
Ｋフリツプフロツプ２３に与えられる。データＫ
が与えられた場合にはＪ−Ｋフリツプフロツプ２
３の状態はそのままに保持され、またデータＴが
与えられた場合には逆の状態へと反転する。第１
データRAM２４及び第２データRAM２５から
のデータにより、データ０，１，Ｋ，Ｔのいずれ
がピン駆動回路１２へ与えられるかが定まる。 ここで、直接データ・モードにおけるデータ
０，１、および誘導データ・モードにおけるデー
タＫ，Ｔについて説明する。上述したように、こ
れらのデータは第１データRAMと第２データ
RAMが与えるものである。これらのデータが与
えられるＪ−Ｋフリツプフロツプ２３の出力Ｑ
は、周知のように、そのＪ，Ｋ入力により以下の
ように定まる。 Ｊ ０ ０ １ １ Ｋ０ １ ０ １ Ｑ 不 ０ １ 反 変 転 これより判るように、これらのデータを第１、
第２データRAMの出力で表せば以下のようにな
る。 データ０→第１、第２データRAMの出力が０、
１ データ１→第１、第２データRAMの出力が１、
０ データＫ→第１、第２データRAMの出力が０、
０ データＴ→第１、第２データRAMの出力が１、
１ 従つて、Ｊ−Ｋフリツプフロツプ２３は直接デ
ータ・モードのデータ０，１のいずれが与えられ
てもそれに応じて正しく動作し、また各試験ピン
に対応して設けられた第１、第２データRAMの
出力によつて、その試験ピンを直接データ・モー
ドで駆動するかそれとも誘導データ・モードで駆
動するかを選択することができる。 トライステートRAM２２からのドライバ・イ
ネーブル信号によりピン駆動回路１２が刺激モー
ドで動作するかあるいは応答モードで動作するか
が定まる。刺激モードにおいてはピン駆動回路１
２は試験ピン１１へ信号を与えることができる様
に活性化される。また応答モードにおいては、ピ
ン駆動回路１２は不活性化され、試験ピン１１現
れたピン試験１２は不活性化され、試験ピン１１
に現れたピン試験回路上の信号がＪ−Ｋフリツプ
フロツプ２３の出力に現れる期待応答信号と
XORゲート２６によつて比較されるだけである。
刺激モードにおいてもXORゲート２６による比
較を行うことにより、試験ピン１１上の実際の信
号がＪ−Ｋフリツプフロツプ２３出力、すなわち
試験ピン１１がとるべき信号と一致しているかど
うかの確認がなされる。応答モードにおいて信号
データの比較が即座になされることから、検出さ
れた応答をわざわざCPU１５へ読込んでそこで
期待される応答との比較を行う必要はなくなる。
その結果、試験の処理速度が向上する。 合否信号はまた実時間でDUTの試験を制御す
るためにも使用できる。それ故、CPU１５は合
否信号に応答する。たとえば、以下で詳しく議論
される様に、試験シーケンス情報を入れ子になつ
たループや条件分岐を含む試験プログラムの形態
で記憶しておくことができる。この様な試験プロ
グラムは条件分岐点において合否信号を使用する
ことができる。これにより簡単なホーミング
（homing）手続の使用が可能となる。すなわちこ
のホーミング手続においては、期待される応答を
ホーミングされるべき回路部品のホーム状態を表
すものにしておくとともに、当該回路部品の状態
を次々に変化させていく。そして、この逐次変化
の打ち切りの判定は、信号レベルの検知を行つて
いるいくつかの回路節点の状態がこれら回路節点
に期待される応答としてピン駆動回路内に設定さ
れたものと同じになつたことを合否信号が示すこ
とをもつて行う。ホーミングされるべき回路部品
がどの様な状態径路をたどるかということは、一
般には個々の回路部品や設計上の選択の函数であ
る。しかしながら本システムでは、上述の様な手
続により、検出されたデータとホーム状態に対応
する応答データとをCPU内で突き合わせるとい
う時間のかかる処理をする必要がなくなる。従つ
て、次の様な極めて簡単なホーミング手段を使用
することができる。すなわち、状態変化中にホー
ム状態が検出されるまで素子をその可能な全状態
にわたつて単に次々と変化させていくだけでよ
い。これにより、非常に低速である回路試験装置
ソフトウエア試験速度のかわりに、高速であるハ
ードウエア試験速度で回路部品をホーミングする
ことが可能となる。 局所試験データRAM１３からピン駆動回路１
２へ渡されるＳ／Ｒデータによつて定まる全状態
を表１に示す。ここでの状態としては、刺激モー
ドにおけるデータ０，１，Ｋ，Ｔであるところの
局所試験データ状態Ｓ０，Ｓ１，SK，ST、応答
モードにおけるデータ０，１，Ｋ，Ｔであるとこ
ろの局所試験データ状態Ｒ０，Ｒ１，RK，RT、
更にいわゆるドント・ケア（don't care）状態Ｘ
がある。ドント・ケア状態Ｘにおいては、刺激の
ためのデータが試験ピン１１に印加されることも
なければ、また合否（pass／fail）情報が生成さ
れることもない。
以上説明した様に、本発明を用いることにより
回路試験装置の動作中に必要とされるデータ量が
減少するのでRAMの使用量が少なくなる。また
回路試験装置内で行われるデータ転送量が減少す
るので、試験時間が短縮される。
回路試験装置の動作中に必要とされるデータ量が
減少するのでRAMの使用量が少なくなる。また
回路試験装置内で行われるデータ転送量が減少す
るので、試験時間が短縮される。
第１図は本発明にかかる回路試験装置のブロツ
ク図、第２図は第１図中のデータ・アドレス・ベ
クトル・バスから試験ピンの１本までの部分のブ
ロツク図、第３Ａ図ないし第３Ｄ図は本発明にか
かる回路試験装置の間接カウンタ動作を説明する
図である。 １１：試験ピン、１２：ピン駆動回路、１３：
局所試験データRAM、１４：データ・ベクト
ル・アドレス・バス、１５：CPU、１６：シー
ケンサ、１７：プログラムRAM、１８：MUX、
１９：カウンタ／レジスタ、１１１：カウンタ選
択線、１１２：プライオリテイ・エンコーダ、１
１３：エンコーダRAM、２１：トライステー
ト・ドライバ、２２：トライステートRAM、２
３：Ｊ−Ｋフリツプフロツプ、２４：第１データ
RAM、２５：第２データRAM、２６：XORゲ
ート、２７：ANDゲート、２８：マスク用
RAM、２９：ORゲート、２１０：CRC圧縮器、
Ｐ／Ｆ：合否信号。
ク図、第２図は第１図中のデータ・アドレス・ベ
クトル・バスから試験ピンの１本までの部分のブ
ロツク図、第３Ａ図ないし第３Ｄ図は本発明にか
かる回路試験装置の間接カウンタ動作を説明する
図である。 １１：試験ピン、１２：ピン駆動回路、１３：
局所試験データRAM、１４：データ・ベクト
ル・アドレス・バス、１５：CPU、１６：シー
ケンサ、１７：プログラムRAM、１８：MUX、
１９：カウンタ／レジスタ、１１１：カウンタ選
択線、１１２：プライオリテイ・エンコーダ、１
１３：エンコーダRAM、２１：トライステー
ト・ドライバ、２２：トライステートRAM、２
３：Ｊ−Ｋフリツプフロツプ、２４：第１データ
RAM、２５：第２データRAM、２６：XORゲ
ート、２７：ANDゲート、２８：マスク用
RAM、２９：ORゲート、２１０：CRC圧縮器、
Ｐ／Ｆ：合否信号。
Claims (1)
- 【特許請求の範囲】 １ 被試験回路に夫々接続され前記被試験回路に
与えるべき試験信号の信号値をその上に発生でき
る複数の試験ピンと、 複数の誘導データ・ベクトルを記憶し、与えら
れたアドレスに応答して誘導データ・ベクトルを
読み出すデータ・ベクトル発生手段と、 前記読み出された誘導データ・ベクトルに応答
して試験ベクトルを生成することにより前記試験
ピンを駆動するドライバ手段と を設けてなる回路試験装置。 ２ 前記データ・ベクトル発生手段は直接デー
タ・ベクトルも発生することができ、 前記ドラ
イバ手段は前記誘導データ・ベクトルと前記直接
データ・ベクトルのいずれにも応答して前記試験
ピンに試験ベクトルを生成することを特徴とする
特許請求の範囲第１項記載の回路試験装置。 ３ 前記データ・ベクトル発生手段は前記試験ピ
ン毎に他の前記試験ピンとは独立に誘導データと
直接データとのいずれかを前記ドライバ手段に与
えることができることを特徴とする特許請求の範
囲第２項記載の回路試験装置。 ４ 前記データ・ベクトル発生手段は、前記ドラ
イバ手段に結合され複数の前記誘導データ・ベク
トルまたは前記直接データ・ベクトルを記憶する
局所データ・メモリを設けたことを特徴とする特
許請求の範囲第２項記載の回路試験装置。 ５ 前記データ・ベクトル手段は前記局所試験デ
ータ・メモリに記憶されている複数の前記誘導デ
ータ・ベクトルまたは直接データ・ベクトルが前
記ドライバ手段に与えられる順序を制御するシー
ケンサを設けたことを特徴とする特許請求の範囲
第４項記載の回路試験装置。 ６ 前記ドライバ手段は直接データを印加する手
段を含むことを特徴とする特許請求の範囲第５項
記載の回路試験装置。 ７ 前記データ・ベクトル発生手段は前記デー
タ・ベクトル毎に他の前記データ・ベクトルとは
独立に誘導データと直接データとのいずれかを前
記ドライバ手段に与えることができることを特徴
とする特許請求の範囲第３項記載の回路試験装
置。 ８ 前記ドライバ手段は 各々が前記試験ピンに１対１で接続された複数
のドライバと、 各々が前記ドライバの入力に１対１で接続され
た複数のＪ−Ｋフリツプフロツプ とを含み、 前記データ・ベクトルは各々が複数の桁を含
み、 前記複数のＪ−Ｋフリツプフロツプの各々は前
記データ・ベクトルの桁に応答するとともに当該
データ・ベクトルの桁に１対１で対応付けられ、 前記桁の各々は一方が前記Ｊ−Ｋフリツプフロ
ツプのＪ入力に与えられた他方が前記Ｊ−Ｋフリ
ツプフロツプのＫ入力に与えられるビツトの対で
ある ことを特徴とする特許請求の範囲第２項記載の回
路試験装置。 ９ 前記局所試験データ・メモリは一組の相異な
るデータ・ベクトルを記憶し、 前記データ・ベクトルを記憶するに当たつて、
ベクトル毎またはピンごとに誘導データ・ベクト
ルとするか直接データ・ベクトルとするかを選択
することにより、所与の試験に関して前記一組の
相異なるデータ・ベクトルに含まれるベクトルの
個数を少なくすることを特徴とする特許請求の範
囲第４項記載の回路試験装置。 １０ 下記のステツプａ及びｂを含み、被試験装
置の第１の選択されたノードに接続されたピンの
組に一組の試験ベクトルを印加し、その結果第２
の選択されたノードに生じる信号をモニタして、
前記被試験装置の動作を試験する回路試験方法： (a) 局所試験データ・メモリ中に記憶された一連
のデータ試験ベクトルに基づいて生成された前
記試験ベクトルを印加する； (b) 前記試験ベクトルの印加に当たつて誘導デー
タ及び直接データの両者を使用する。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/503,464 US4652814A (en) | 1983-06-13 | 1983-06-13 | Circuit testing utilizing data compression and derivative mode vectors |
| US503464 | 1983-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6013268A JPS6013268A (ja) | 1985-01-23 |
| JPH0519664B2 true JPH0519664B2 (ja) | 1993-03-17 |
Family
ID=24002202
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59122894A Granted JPS6013268A (ja) | 1983-06-13 | 1984-06-13 | 回路試験装置及び方法 |
| JP59122895A Granted JPS6013269A (ja) | 1983-06-13 | 1984-06-13 | ホーミング方法 |
| JP59122896A Granted JPS6013270A (ja) | 1983-06-13 | 1984-06-13 | 回路試験方式 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59122895A Granted JPS6013269A (ja) | 1983-06-13 | 1984-06-13 | ホーミング方法 |
| JP59122896A Granted JPS6013270A (ja) | 1983-06-13 | 1984-06-13 | 回路試験方式 |
Country Status (4)
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|---|---|
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| JP (3) | JPS6013268A (ja) |
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- 1984-06-13 JP JP59122896A patent/JPS6013270A/ja active Granted
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|---|---|---|---|
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