JPS6013268A - 回路試験装置及び方法 - Google Patents
回路試験装置及び方法Info
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- JPS6013268A JPS6013268A JP59122894A JP12289484A JPS6013268A JP S6013268 A JPS6013268 A JP S6013268A JP 59122894 A JP59122894 A JP 59122894A JP 12289484 A JP12289484 A JP 12289484A JP S6013268 A JPS6013268 A JP S6013268A
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- G—PHYSICS
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G01R31/318335—Test pattern compression or decompression
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- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は回路試験装置に関し、特に試験ピンの信号状態
を誘導データ・モードを用いて変化させることができる
回路試験装置に関する。
を誘導データ・モードを用いて変化させることができる
回路試験装置に関する。
前世代の回路試験装置においては、機能試験（ｆｕｎｃ
ｔｉｏｎａｌ ｔｅｓｔｉｎｇ）として知られている方
法によって回路試験が行なわれていた。これによれば、
試験信号は被試験回路の入力に与えられ、この回路の出
力は回路の出力のみにおいてモニタされる。
ｔｉｏｎａｌ ｔｅｓｔｉｎｇ）として知られている方
法によって回路試験が行なわれていた。これによれば、
試験信号は被試験回路の入力に与えられ、この回路の出
力は回路の出力のみにおいてモニタされる。
この様な機能試験は少なくとも２つの重大な制限を被っ
ている。それは第１には、被試験回路はそれぞれ独自な
構成になっているので、それぞれの回路に適する試験パ
ターンを決めるのが困難なことである。第２には、障害
の分離（ｉｓｏｌａｔｉｏｎ ）を行うためには回路を
逆にたどる（ｂａｃｋｔｒａｃｋ ）ことが必要で、自
動診断には役立たない。
ている。それは第１には、被試験回路はそれぞれ独自な
構成になっているので、それぞれの回路に適する試験パ
ターンを決めるのが困難なことである。第２には、障害
の分離（ｉｓｏｌａｔｉｏｎ ）を行うためには回路を
逆にたどる（ｂａｃｋｔｒａｃｋ ）ことが必要で、自
動診断には役立たない。
上述の制限はある主の順序要素（ＲＡＭ、フリップ・フ
ロップ等。すなわち記憶要素と言っても良い）を含む回
路を試験する際、特に深刻になる。というのはこの様な
回路の出力は与えられた試験信号の函数であるだけでは
なく回路状態の函数でもあるからである。順序要素を含
む回路の状態を知るためには、順序要素がホーム・ステ
ー１” （ｈｏｍｅｓ ｔａ ｔｅ）として知られてい
る所望の状態に入るまで順序要素の入力に入力を与える
ことが一般に必要である。これらの信号を印加していく
ことはホーミング（ｈｏｍｉｎｇ）として知られている
。機能試験においては回路の入力に与えられる試験信号
とその結果価々の回路部品に与えられる信号との関係が
複雑であるため、被試験回路をホーム・ステートにする
ためにはどんな信号を回路の入力に与えなければならな
いかを決めることは極めて困難である。機能試験にはこ
の様な制限がある結果、多くの回路試験装置は回路内試
験（ｉｎ−ｃｉｒｃｕｉｔｔｅｓｔｉｎｇ ）として知
られる技術を用いている。この技術においては、個々の
部品の直接的試験を行うため、試験信号を各部品の入力
に直接与え、その結果の出力信号を各部品の出力で観測
することで試験している。
ロップ等。すなわち記憶要素と言っても良い）を含む回
路を試験する際、特に深刻になる。というのはこの様な
回路の出力は与えられた試験信号の函数であるだけでは
なく回路状態の函数でもあるからである。順序要素を含
む回路の状態を知るためには、順序要素がホーム・ステ
ー１” （ｈｏｍｅｓ ｔａ ｔｅ）として知られてい
る所望の状態に入るまで順序要素の入力に入力を与える
ことが一般に必要である。これらの信号を印加していく
ことはホーミング（ｈｏｍｉｎｇ）として知られている
。機能試験においては回路の入力に与えられる試験信号
とその結果価々の回路部品に与えられる信号との関係が
複雑であるため、被試験回路をホーム・ステートにする
ためにはどんな信号を回路の入力に与えなければならな
いかを決めることは極めて困難である。機能試験にはこ
の様な制限がある結果、多くの回路試験装置は回路内試
験（ｉｎ−ｃｉｒｃｕｉｔｔｅｓｔｉｎｇ ）として知
られる技術を用いている。この技術においては、個々の
部品の直接的試験を行うため、試験信号を各部品の入力
に直接与え、その結果の出力信号を各部品の出力で観測
することで試験している。
回路内試験により回路試験の徹底性は大きく向上したの
だが、残念ながらこれによりいくつかの問題がもたらさ
れた。回路節点の逆駆動（ｂａｃｋ −ｄｒｉｖｉｎｇ
） （すなわち、回路節点電圧をそこに接続された前
段の回路部品の出力によってその回路節点に与えられた
電圧レベルと異なるレベルに強制的に変化させる試験信
号を与えること）を行う結果、回路部品を加熱させ、試
験時間があまり長くなるとく数百ミリ秒程度）、その回
路部品を破壊してしまうことがある。完全な回路内試験
のために必要な試験信号の数は機能試験の場合に比べて
かなり多い。回路の複雑さとスピードが増すにつれて必
要な試験信号の数はまた劇的に増大する。
だが、残念ながらこれによりいくつかの問題がもたらさ
れた。回路節点の逆駆動（ｂａｃｋ −ｄｒｉｖｉｎｇ
） （すなわち、回路節点電圧をそこに接続された前
段の回路部品の出力によってその回路節点に与えられた
電圧レベルと異なるレベルに強制的に変化させる試験信
号を与えること）を行う結果、回路部品を加熱させ、試
験時間があまり長くなるとく数百ミリ秒程度）、その回
路部品を破壊してしまうことがある。完全な回路内試験
のために必要な試験信号の数は機能試験の場合に比べて
かなり多い。回路の複雑さとスピードが増すにつれて必
要な試験信号の数はまた劇的に増大する。
多種の回路を試験するため回路試験装置内に記憶されな
ければならない情報の量は極めて多くなり、今や記憶し
ておかねばならない試験情報量を圧縮することにより過
熱のため起り得る破壊を最少化し、試験装置が必要とす
るメモリを少なくしまた試験装置の処理能力すなわちス
ループットを増大させることが真に必要となった。
ければならない情報の量は極めて多くなり、今や記憶し
ておかねばならない試験情報量を圧縮することにより過
熱のため起り得る破壊を最少化し、試験装置が必要とす
るメモリを少なくしまた試験装置の処理能力すなわちス
ループットを増大させることが真に必要となった。
ゼーンテル・トラブルシュータ（Ｚ６ｈｎｔｅｌＴｒｏ
ｕｂｌｅｓｈｏｏｔｅｒ） ８００回路試験装置におい
ては、入力試験ピンに試験信号を与えるためグレイ・コ
ード（Ｇｒａｙ ｃｏｄｅ ）カウンタが用いられてい
る。
ｕｂｌｅｓｈｏｏｔｅｒ） ８００回路試験装置におい
ては、入力試験ピンに試験信号を与えるためグレイ・コ
ード（Ｇｒａｙ ｃｏｄｅ ）カウンタが用いられてい
る。
入力試験ピンは各々このカウンタの１つのビットに接続
される。このカウンタが被試験回路に与えられる刺激（
ｓ ｔｉｍｕｌｕｓ）すなわち試験信号の主要な発生源
である。各出力ピンから得られる出力信号（すなわち被
試験回路が発生した信号）は直列サイクリツリ・リダン
ダンシ・チェック（ＣＲＣ）圧縮技術により圧縮され、
ピン毎にシグナチュア（ｓｉｇｎａｔｕｒｅ ）として
知られている圧縮された出力データ情報が生成される。
される。このカウンタが被試験回路に与えられる刺激（
ｓ ｔｉｍｕｌｕｓ）すなわち試験信号の主要な発生源
である。各出力ピンから得られる出力信号（すなわち被
試験回路が発生した信号）は直列サイクリツリ・リダン
ダンシ・チェック（ＣＲＣ）圧縮技術により圧縮され、
ピン毎にシグナチュア（ｓｉｇｎａｔｕｒｅ ）として
知られている圧縮された出力データ情報が生成される。
直列ＣＲＣ圧縮器を１つしか有していない試験システム
においては、Ｎ個の出力を有する素子の試験のため刺激
を与えて応答を検出するということをＮ回繰り返さなけ
ればならない。この様にして得られた各シダナチュアは
既知の良品回路から得られたシダナチュアと比較されて
回路の不良動作のチェックを受ける。
においては、Ｎ個の出力を有する素子の試験のため刺激
を与えて応答を検出するということをＮ回繰り返さなけ
ればならない。この様にして得られた各シダナチュアは
既知の良品回路から得られたシダナチュアと比較されて
回路の不良動作のチェックを受ける。
この様なシステムの適合性は、ＲＯＭやＲＡＭの様にア
ルゴリズム的に試験できる回路用の試験信号セントを生
成する場合と比べ、所定の乱数的な（ｒａｎｄｏｍ）試
験信号セットを生成する場合の方がかなり悪い（なお、
この乱数的な試験信号セントは、少なくとも典型的な中
規模集積回路の試験に必要なものを考えている）。また
、このシステムにおける入力試験信号が乱数的であるた
め、被試験回路の各部品をホーム・ステートにするには
本システムはあまり適していない。
ルゴリズム的に試験できる回路用の試験信号セントを生
成する場合と比べ、所定の乱数的な（ｒａｎｄｏｍ）試
験信号セットを生成する場合の方がかなり悪い（なお、
この乱数的な試験信号セントは、少なくとも典型的な中
規模集積回路の試験に必要なものを考えている）。また
、このシステムにおける入力試験信号が乱数的であるた
め、被試験回路の各部品をホーム・ステートにするには
本システムはあまり適していない。
ジエンラド社（ＧｅｎＲａｄ、 Ｉｎｃ、）製モデル２
２７０回路試験装置の様な他の種類の回路試験装置にお
いては、被試験回路の各節点は、夫々ピンに接続される
。各ピンには試験信号が与えられるか、あるいはそこに
おける出力信号がモニタされる。各ピンはいろいろな試
験サイクルにおいて試験信号を与えるのに使われたり、
またこのピンでモニタされた信号と期待される信号との
比較が行なわれたりする。高速で回路を試験するため、
各ピンは夫夫関連するＲＡＭに接続される。各ＲＡＭに
は対応するピンについての刺激応答信＝５ （ｓｔｉｍ
ｕｌｕｓ／ ｒｅ−ｓｐｏｎｓｅ、以下Ｓ／Ｒと称する
）データが記憶されている。この構成により Ｓ／Ｒデ
ークを短時間のうちに一気にピンに与えることができる
。不都合なことには、１本のピンに関連付けられている
ＲＡｈは普通はＩＫビット程度の容量しか有していない
ため、多くの回路試験においてはディスク・メモリ等の
大容量記憶装置からこれらのＳ／Ｒデータ用ＲＡＭに大
量のデータをダウンロードしなければならない。この大
量のデータのダウンロードにより完全な回路試験を行う
には、各ＲＡＭにおいて何度も再ロードを行なわねばな
らない。たとえば６４Ｋ １７４Ｍの完全な試験を行う
には、ＳｌＲ用データＲＡＭに２５０回程度の再ロード
をせねばならない。
２７０回路試験装置の様な他の種類の回路試験装置にお
いては、被試験回路の各節点は、夫々ピンに接続される
。各ピンには試験信号が与えられるか、あるいはそこに
おける出力信号がモニタされる。各ピンはいろいろな試
験サイクルにおいて試験信号を与えるのに使われたり、
またこのピンでモニタされた信号と期待される信号との
比較が行なわれたりする。高速で回路を試験するため、
各ピンは夫夫関連するＲＡＭに接続される。各ＲＡＭに
は対応するピンについての刺激応答信＝５ （ｓｔｉｍ
ｕｌｕｓ／ ｒｅ−ｓｐｏｎｓｅ、以下Ｓ／Ｒと称する
）データが記憶されている。この構成により Ｓ／Ｒデ
ークを短時間のうちに一気にピンに与えることができる
。不都合なことには、１本のピンに関連付けられている
ＲＡｈは普通はＩＫビット程度の容量しか有していない
ため、多くの回路試験においてはディスク・メモリ等の
大容量記憶装置からこれらのＳ／Ｒデータ用ＲＡＭに大
量のデータをダウンロードしなければならない。この大
量のデータのダウンロードにより完全な回路試験を行う
には、各ＲＡＭにおいて何度も再ロードを行なわねばな
らない。たとえば６４Ｋ １７４Ｍの完全な試験を行う
には、ＳｌＲ用データＲＡＭに２５０回程度の再ロード
をせねばならない。
この様な再ロードに必要とされる時間により、多くの試
験では試験時間が著しく長くなる。その結果、回路試験
装置の処理能力が低下し、また被試験回路を破壊する危
険性が大きくなる。
験では試験時間が著しく長くなる。その結果、回路試験
装置の処理能力が低下し、また被試験回路を破壊する危
険性が大きくなる。
本発明は上述の従来装置の欠点を解消した新規な回路試
験装置を提供し、もって試験の高速化。
験装置を提供し、もって試験の高速化。
装置の簡単化、その他の好ましい性質を実現することを
目的とする。
目的とする。
回路試験装置の処理能力の向上及び被試験回路に要する
時間を短縮することが有効である。以下に開示される本
発明の実施例においては、１つの試験毎に必要とされる
時間を短縮しながらも他方では、アルゴリズム的試験信
号と乱数的試験信号の生成による回路試験のどちらも効
率的に行なえる試験信号生成の充分な柔軟性も兼ね備え
ている。
時間を短縮することが有効である。以下に開示される本
発明の実施例においては、１つの試験毎に必要とされる
時間を短縮しながらも他方では、アルゴリズム的試験信
号と乱数的試験信号の生成による回路試験のどちらも効
率的に行なえる試験信号生成の充分な柔軟性も兼ね備え
ている。
この試験装置は一式の双方向性試験ピンを備えてピン合
否信号に試験信号を与えるために用いたり、あるいは被
試験回路上の信号出力をモニタするために用いることが
できるということである。各試験ピンには夫々別個の局
所試験データＲＡＭが関連付けられている。局所試験デ
ータｎＡｌ１は関連する試験ピンで使用されるＳ／Ｒデ
ーデー記憶する。
否信号に試験信号を与えるために用いたり、あるいは被
試験回路上の信号出力をモニタするために用いることが
できるということである。各試験ピンには夫々別個の局
所試験データＲＡＭが関連付けられている。局所試験デ
ータｎＡｌ１は関連する試験ピンで使用されるＳ／Ｒデ
ーデー記憶する。
回路試験を行うためには必要なデータのダウンロード量
を低減するため、局所試験データＲＡＭに記憶されるＳ
／Ｒデータは圧縮されている。データのダウンロード量
をこの様に低減することにより、試験時間が短縮され、
その結果、被試験回路の発熱量も低減される。本発明に
より得られるデータ圧縮の結果、通常は試験中における
Ｓ／ｌ’ｌデークのデーードは不要になる。しかしなが
ら、本発明はデータ圧縮を用いた後にはなお再ロードの
必要性が残る場合にも適用できる。
を低減するため、局所試験データＲＡＭに記憶されるＳ
／Ｒデータは圧縮されている。データのダウンロード量
をこの様に低減することにより、試験時間が短縮され、
その結果、被試験回路の発熱量も低減される。本発明に
より得られるデータ圧縮の結果、通常は試験中における
Ｓ／ｌ’ｌデークのデーードは不要になる。しかしなが
ら、本発明はデータ圧縮を用いた後にはなお再ロードの
必要性が残る場合にも適用できる。
各試験ピン毎に発生される試験信号は次の２つのモード
、すなわち直接データ・モード（ｒａｗｄａｔｅ ｍｏ
ｄｅ ）と誘導データ・モード存棲≠険冊格（ｄｅｒｉ
ｖａｔｅｖｅ ｄａｔａ ｍｏｄｅ） 、のいずれか一
方で変化する。直接データ・モードでは、Ｓ／Ｒデータ
はピン上の信号が高レベル（状態ｌ）に駆動されるかそ
れとも低レベル（状ＢＯ）に駆動されるかを指示する。
、すなわち直接データ・モード（ｒａｗｄａｔｅ ｍｏ
ｄｅ ）と誘導データ・モード存棲≠険冊格（ｄｅｒｉ
ｖａｔｅｖｅ ｄａｔａ ｍｏｄｅ） 、のいずれか一
方で変化する。直接データ・モードでは、Ｓ／Ｒデータ
はピン上の信号が高レベル（状態ｌ）に駆動されるかそ
れとも低レベル（状ＢＯ）に駆動されるかを指示する。
もちろん高低レベルと状態１，０の対応を上とは逆にし
ても本発明は全く同様に機能する。誘導データ・モード
では、Ｓ／Ｒデータが指示するのは、試験ピン上のデー
タが現在の状態を保べきか（Ｋ）それとも現在の状態か
ら反転されるべきか（Ｔ）ということである。たとえば
現在の状態が低レベルであるとずれば、データには現在
の状態をそのまま保持させ、データＴは状態を反映させ
て高レベルに駆動する。試験ピンは夫々直接データ・モ
ードと誘導データ・モードの両方で動作することができ
るピン駆動回路に接続されてい３．このピン駆動回路は
またピン上の信号をモニタしてこれを当該ピンに現れる
はずの信号と即座に（すなわち、各データがモニタされ
る都度に基づいて活性化または抑止される。ピン合否信
号を即座に生成することにより回路部品をホーム・ステ
ートにする処理が簡単になる。すなわち、ホーム・ステ
ートにおいて各試験ピンでモニタされる信号を応答信号
データとし、これをその部品からの出力信号と比較すれ
ば良い。これらのピン合否信号はまた１２個ずつグルー
プ化されて並列ＣＲＣ圧縮器に送られ、シグナチュアと
して知られる圧縮されたデータが生成される。
ても本発明は全く同様に機能する。誘導データ・モード
では、Ｓ／Ｒデータが指示するのは、試験ピン上のデー
タが現在の状態を保べきか（Ｋ）それとも現在の状態か
ら反転されるべきか（Ｔ）ということである。たとえば
現在の状態が低レベルであるとずれば、データには現在
の状態をそのまま保持させ、データＴは状態を反映させ
て高レベルに駆動する。試験ピンは夫々直接データ・モ
ードと誘導データ・モードの両方で動作することができ
るピン駆動回路に接続されてい３．このピン駆動回路は
またピン上の信号をモニタしてこれを当該ピンに現れる
はずの信号と即座に（すなわち、各データがモニタされ
る都度に基づいて活性化または抑止される。ピン合否信
号を即座に生成することにより回路部品をホーム・ステ
ートにする処理が簡単になる。すなわち、ホーム・ステ
ートにおいて各試験ピンでモニタされる信号を応答信号
データとし、これをその部品からの出力信号と比較すれ
ば良い。これらのピン合否信号はまた１２個ずつグルー
プ化されて並列ＣＲＣ圧縮器に送られ、シグナチュアと
して知られる圧縮されたデータが生成される。
ピン駆動回路は夫々そのピン駆動回路に関連する試験ピ
ンに関連付けられた局所試験データＲＡＭに接続される
。各局所試験データＲＡＭは４ピッｌ−幅であり、関連
するピン駆動回路様のＳ／Ｒデーデー記憶する。この４
ビット幅は当該局所試験データ１？ＡＭに関連付けられ
たピン駆動回路によって並列に読出される。各局所試験
データＲＡＭは同じアドレス範囲を有する。全ての局所
試験データＲＡｈ中の同一アドレスを有するビットをま
とめてデータ・ベクトルと呼ぶ。局所試験データＲＡＭ
は単一のデータ・ベクｌ−ル・アドレスによって皆が同
時にアクセスされる。そしてこの様なアクセスの結果得
られるデータ・ベクトルに各ピン駆動回路が応答するこ
とにより、試験ピン群上にベクトルと呼ばれる信号のパ
ターンが生成される。以下で詳細に説明する実施例にお
いて、２６４本の試験ピンが設けられているので、各デ
ータ・ベクトルは１０５６ビツト幅である。
ンに関連付けられた局所試験データＲＡＭに接続される
。各局所試験データＲＡＭは４ピッｌ−幅であり、関連
するピン駆動回路様のＳ／Ｒデーデー記憶する。この４
ビット幅は当該局所試験データ１？ＡＭに関連付けられ
たピン駆動回路によって並列に読出される。各局所試験
データＲＡＭは同じアドレス範囲を有する。全ての局所
試験データＲＡｈ中の同一アドレスを有するビットをま
とめてデータ・ベクトルと呼ぶ。局所試験データＲＡＭ
は単一のデータ・ベクｌ−ル・アドレスによって皆が同
時にアクセスされる。そしてこの様なアクセスの結果得
られるデータ・ベクトルに各ピン駆動回路が応答するこ
とにより、試験ピン群上にベクトルと呼ばれる信号のパ
ターンが生成される。以下で詳細に説明する実施例にお
いて、２６４本の試験ピンが設けられているので、各デ
ータ・ベクトルは１０５６ビツト幅である。
局所試験データＲＡＭには所与の回路試験の間に使用さ
れる各データ・ベクトルは唯１つしか含まれていない。
れる各データ・ベクトルは唯１つしか含まれていない。
つまり、局所試験データＲＡＭ中には、１つの回路試験
で使用されるデータ・ベクトルの夫々について同じもの
は１つしか記１．１されていない。この様に冗長なデー
タ・へ６りトルを消去することにより、局所試験データ
ＲＡＭ中に記憶されるデータ量が圧縮される。これによ
って所与の回路試験を行うために必要なダウンロー１′
・データ量が減少する。各データ・ペルトルば唯１つじ
が局所試験データＲＡＭ内に記憶されていないため、局
所試験データＲＡＭ内のデータが順番にアクセスされる
従来装置とは異なり、本発明ではシーケンサが設けられ
、このシーケンサが局所試験データ記憶量に夫々の時刻
に使用されるデータ・ベクトルのアドレスを与えること
により、データ・ベクトル読出しの順序の制御を行う。
で使用されるデータ・ベクトルの夫々について同じもの
は１つしか記１．１されていない。この様に冗長なデー
タ・へ６りトルを消去することにより、局所試験データ
ＲＡＭ中に記憶されるデータ量が圧縮される。これによ
って所与の回路試験を行うために必要なダウンロー１′
・データ量が減少する。各データ・ペルトルば唯１つじ
が局所試験データＲＡＭ内に記憶されていないため、局
所試験データＲＡＭ内のデータが順番にアクセスされる
従来装置とは異なり、本発明ではシーケンサが設けられ
、このシーケンサが局所試験データ記憶量に夫々の時刻
に使用されるデータ・ベクトルのアドレスを与えること
により、データ・ベクトル読出しの順序の制御を行う。
本実施例中でＳ／Ｒデータ記憶に用いられる２に語１？
ＡＭの場合、わずが１１ビｙｌ−幅のアドレスが必要と
されるだけである。
ＡＭの場合、わずが１１ビｙｌ−幅のアドレスが必要と
されるだけである。
従ってこれらのアドレスは局所試験データ記憶量に記憶
されるデータ・ベクトル（１０５６ビソｔ・）よりもず
っと短い。その結果、回路試験にあたって、局所試験デ
ータＲＡＭにデータ・−・クトル自体を実際に使用する
順序で冗長に記憶しておき、上がら順にアクセスする装
置と比較して、順序情報を表わす一群のアドレスを記憶
するのに必要とされるメモリはずっと少なくてすむ。
されるデータ・ベクトル（１０５６ビソｔ・）よりもず
っと短い。その結果、回路試験にあたって、局所試験デ
ータＲＡＭにデータ・−・クトル自体を実際に使用する
順序で冗長に記憶しておき、上がら順にアクセスする装
置と比較して、順序情報を表わす一群のアドレスを記憶
するのに必要とされるメモリはずっと少なくてすむ。
順序情報の記憶にあたっては、局所試験データＲＡＭ内
のアクセスされるべきデータ・ベクトルの７１ルスをア
クセス順にシーケンサに記憶しておけば良い。しかしま
た、順序情報を圧縮する論理機能をシーケンサに持たせ
ても良い。本実施例中のシーケンサは入れ子になったル
ープやベクトル・パラメータを使用するサブルーチン、
及び他のプログラム技法も実行できる様になっている。
のアクセスされるべきデータ・ベクトルの７１ルスをア
クセス順にシーケンサに記憶しておけば良い。しかしま
た、順序情報を圧縮する論理機能をシーケンサに持たせ
ても良い。本実施例中のシーケンサは入れ子になったル
ープやベクトル・パラメータを使用するサブルーチン、
及び他のプログラム技法も実行できる様になっている。
これにより、データ・ベク（・ル・アドレスを単なる順
序付きリストとして記憶するのではなく、順序情報を言
わば一種のプログラムとして記憶することができる。こ
のシーケンサは更にカウンタ／レジスタ・七７ト及びこ
れに関連する論理回路を有している。これによりこのカ
ウンタ／レジスタを使ってプログラム・ループやサブル
ーチンの径路を指示する（ｋｅｅｐ ｔｒａｃｋ ｏｆ
）ことができる。これに加えて、これらのカウンタ／
レジスタはプライオリティ・エンコーダに接続されてい
る。このブラーイオリティ・エンコーダは誘導データ・
モードにおいて局所試験データＲＡＭに与えられるある
一連のアドレスを作るのに用いられる。この一連のアド
レスが与えられることにより、試験ピンにカウンタの出
力を直結したのと等価な試験信号時系列が生成される。
序付きリストとして記憶するのではなく、順序情報を言
わば一種のプログラムとして記憶することができる。こ
のシーケンサは更にカウンタ／レジスタ・七７ト及びこ
れに関連する論理回路を有している。これによりこのカ
ウンタ／レジスタを使ってプログラム・ループやサブル
ーチンの径路を指示する（ｋｅｅｐ ｔｒａｃｋ ｏｆ
）ことができる。これに加えて、これらのカウンタ／
レジスタはプライオリティ・エンコーダに接続されてい
る。このブラーイオリティ・エンコーダは誘導データ・
モードにおいて局所試験データＲＡＭに与えられるある
一連のアドレスを作るのに用いられる。この一連のアド
レスが与えられることにより、試験ピンにカウンタの出
力を直結したのと等価な試験信号時系列が生成される。
この様にして試験ピン上にカウンタ出力的な信号を間接
的に生成する技術によって、試験ビンにいろいろなピッ
（−幅の「間接カウンタ」を設定することができるとい
う新たな水準の柔軟性がもたらされる。
的に生成する技術によって、試験ビンにいろいろなピッ
（−幅の「間接カウンタ」を設定することができるとい
う新たな水準の柔軟性がもたらされる。
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明にかかる回路試験装置のブロック図であ
る。本回路試験装置は、データ圧縮を行うことにより、
必要とされるデータ記憶量の低減、より詳しく言えば所
与の回路試験を行うために局所試験データＲＡＭにダウ
ンロードする必要のあるデータ量の低減を図ったもので
ある。最大２６４個設けられる試験ピン１１は任意の時
間に最大２６４個設けられるコネクタに接触し信号を供
給するのに用いられる。コネクタは試験ピンを被試験回
路（以下ＤＩＩＴと称する）の選択された節点に接続す
る。
る。本回路試験装置は、データ圧縮を行うことにより、
必要とされるデータ記憶量の低減、より詳しく言えば所
与の回路試験を行うために局所試験データＲＡＭにダウ
ンロードする必要のあるデータ量の低減を図ったもので
ある。最大２６４個設けられる試験ピン１１は任意の時
間に最大２６４個設けられるコネクタに接触し信号を供
給するのに用いられる。コネクタは試験ピンを被試験回
路（以下ＤＩＩＴと称する）の選択された節点に接続す
る。
各試験ピン１１毎に設けられた４：１マルチプレクサに
より、各ピンは任意の時点のＤＩＪＴの４個の節点の１
個に接続されることができる。従って−、 Ｄ［ＩＴの
最大１０５６個までの相異なる節点が最大２６４個の節
点を含むグループとしてまとめてアクセスされることが
可能である。本回路試験装置は回路内試験と同様、従来
からの機能試験用としても使用することができる。回路
内試験を行う場合は、節点はＤＩＪＴ上の全域にわたっ
て分布する。そごで試験ピンからこれら節点への接続を
とるにはたとえば剣山状の接続具（ｂｅｄ−ｏｆ−ｎａ
ｉｌ ｆｉｘｔｕｒｅ ）が用いられる。
より、各ピンは任意の時点のＤＩＪＴの４個の節点の１
個に接続されることができる。従って−、 Ｄ［ＩＴの
最大１０５６個までの相異なる節点が最大２６４個の節
点を含むグループとしてまとめてアクセスされることが
可能である。本回路試験装置は回路内試験と同様、従来
からの機能試験用としても使用することができる。回路
内試験を行う場合は、節点はＤＩＪＴ上の全域にわたっ
て分布する。そごで試験ピンからこれら節点への接続を
とるにはたとえば剣山状の接続具（ｂｅｄ−ｏｆ−ｎａ
ｉｌ ｆｉｘｔｕｒｅ ）が用いられる。
試験ピン１１の各々は双方向性である。すなわち各試験
ピン１１はＤｔｌＴの選択された節点上でそこへ試験信
号を与えるためにも使えるしまたそこでの信号をモニタ
するために使うこともできる。各試験ピン１１はそれに
関連付けられたピン駆動回路工２に人々接続される。ピ
ン駆動回路１２は対応する試験ピン１１が接続された節
点上で信号を駆動するか否かを制御する。ピン駆動回路
１２はまた試験ピン１１上に現われる信号をモニタする
ことにより、ＤｔｌＴの選択された節点上の信号がモニ
タできる様にする。ピン駆動回路１２のブロック図は第
２図に示されている。
ピン１１はＤｔｌＴの選択された節点上でそこへ試験信
号を与えるためにも使えるしまたそこでの信号をモニタ
するために使うこともできる。各試験ピン１１はそれに
関連付けられたピン駆動回路工２に人々接続される。ピ
ン駆動回路１２は対応する試験ピン１１が接続された節
点上で信号を駆動するか否かを制御する。ピン駆動回路
１２はまた試験ピン１１上に現われる信号をモニタする
ことにより、ＤｔｌＴの選択された節点上の信号がモニ
タできる様にする。ピン駆動回路１２のブロック図は第
２図に示されている。
第２図を参照すれば、試験ピン１１は夫々対応するピン
駆動回路１２内のトライステート・ドライバ２１に接続
されている。トライステート・ドライバ２１ばトライス
テートＲＡＭ２２からのドライバ・イネーブル信号に対
応して活性化されたり不能化されたりする。トライステ
ート・ドライバ２１の入力はＪ−にフリップフロップ２
３のｑ出力に接続されている。この０出力によって試験
ピン１１に与えられる刺激信号または試験ピン１１に現
れるべき応答のいずれか一方である。Ｊ−にフリ・ノブ
フロップ２３により供給されるＳ／ＲはＪ−にフリップ
フロップのＪ入力に接続された第１データＲＡＭ及びＪ
−にフリップフロップ２３のに入力に接続された第２デ
ータＲＡＭ ２５の出力に応答して制御される。トライ
ステート・ドライバ２１の入力と出力はＸ（ＩＲゲート
２６の入力に接続され、試験ピア１１上の信号の観測及
び期待される応答信号との比較が即座に行える様にな）
てる。ＸＯＲゲート２６の出力は＾ＮＤゲート２７の一
方の入力に接続され、ＸＯＲゲート２６の出力の情報が
試験において問題となっていないときにはこの情報をマ
スクしてＣＰＵ １５ （第１図）に与えられない様に
することもできる。このマスク処理はマスクＲＡ？Ｉ
２８からＡＮＤゲート２７の他方の入力へマスク信号を
供給することにより行われる。またＡＮＤゲート２７ば
ピン合否（ｐａｓｓ／ ｆａｉｌ）信号を生成してＯＲ
ゲート２９の入力へ与える。ピン駆動回路１２の各々は
自己のピン合否信号をＯＲゲート２９の相異なる入力に
与えることにより合否信号Ｐ／ＦをＯＲゲート２９の出
力に生成しＣＰＬ１１５へ送る。合否信号Ｐ／Ｆは被試
験素子が試験ピン１１に与えられた試験ツマターンにつ
いて合格か不合格かを示す信号である。
駆動回路１２内のトライステート・ドライバ２１に接続
されている。トライステート・ドライバ２１ばトライス
テートＲＡＭ２２からのドライバ・イネーブル信号に対
応して活性化されたり不能化されたりする。トライステ
ート・ドライバ２１の入力はＪ−にフリップフロップ２
３のｑ出力に接続されている。この０出力によって試験
ピン１１に与えられる刺激信号または試験ピン１１に現
れるべき応答のいずれか一方である。Ｊ−にフリ・ノブ
フロップ２３により供給されるＳ／ＲはＪ−にフリップ
フロップのＪ入力に接続された第１データＲＡＭ及びＪ
−にフリップフロップ２３のに入力に接続された第２デ
ータＲＡＭ ２５の出力に応答して制御される。トライ
ステート・ドライバ２１の入力と出力はＸ（ＩＲゲート
２６の入力に接続され、試験ピア１１上の信号の観測及
び期待される応答信号との比較が即座に行える様にな）
てる。ＸＯＲゲート２６の出力は＾ＮＤゲート２７の一
方の入力に接続され、ＸＯＲゲート２６の出力の情報が
試験において問題となっていないときにはこの情報をマ
スクしてＣＰＵ １５ （第１図）に与えられない様に
することもできる。このマスク処理はマスクＲＡ？Ｉ
２８からＡＮＤゲート２７の他方の入力へマスク信号を
供給することにより行われる。またＡＮＤゲート２７ば
ピン合否（ｐａｓｓ／ ｆａｉｌ）信号を生成してＯＲ
ゲート２９の入力へ与える。ピン駆動回路１２の各々は
自己のピン合否信号をＯＲゲート２９の相異なる入力に
与えることにより合否信号Ｐ／ＦをＯＲゲート２９の出
力に生成しＣＰＬ１１５へ送る。合否信号Ｐ／Ｆは被試
験素子が試験ピン１１に与えられた試験ツマターンにつ
いて合格か不合格かを示す信号である。
各ピン駆動回路１２内のＡＮＤゲー］・２７の出力であ
るピン合否信号はまた他の１１個のピン駆動回路１２力
・らのピン合否信号とともに２２個の並列型のＣｌＩＣ
圧縮器２１の１つに接続され、これらにより試験結果を
特徴付ける最大２２個までのシダナチュア（ｓｉｇｎａ
ｔｕｒｅ ＞を生成する。
るピン合否信号はまた他の１１個のピン駆動回路１２力
・らのピン合否信号とともに２２個の並列型のＣｌＩＣ
圧縮器２１の１つに接続され、これらにより試験結果を
特徴付ける最大２２個までのシダナチュア（ｓｉｇｎａ
ｔｕｒｅ ＞を生成する。
トライステートＩＩＡＭ ２２．第１データＲＡＭ ２
４．第２データＲＡＭ ２５及びマスク用ＲＡＭ ２Ｂ
をまとめてここでは局所試験データＲＡＭ １３と称す
る。局所試験データＲＡＭ １３はピン駆動回路１２と
協働してＳ／Ｒデータが２つのモードのうちのどちらで
用いられるかを定める。この２つのモードとは直接デー
タ・モード及び誘導データ・モードである。直接データ
・モードにおいては、Ｊ−にフリップフロップにはデー
タＯまたはデータ１が供給される。データ０が与えられ
た場合はＪ−にフリップフロップ２３の出力は低レベル
となり、またデータ１が与えられた場合には出力は高レ
ベルとなる。誘導データ・モードにおいては、保持信号
（以下、データにと称する）または反転信号（以下、デ
ータＴと称する）がＪ−にフリップフロップ２３に与え
られる。
４．第２データＲＡＭ ２５及びマスク用ＲＡＭ ２Ｂ
をまとめてここでは局所試験データＲＡＭ １３と称す
る。局所試験データＲＡＭ １３はピン駆動回路１２と
協働してＳ／Ｒデータが２つのモードのうちのどちらで
用いられるかを定める。この２つのモードとは直接デー
タ・モード及び誘導データ・モードである。直接データ
・モードにおいては、Ｊ−にフリップフロップにはデー
タＯまたはデータ１が供給される。データ０が与えられ
た場合はＪ−にフリップフロップ２３の出力は低レベル
となり、またデータ１が与えられた場合には出力は高レ
ベルとなる。誘導データ・モードにおいては、保持信号
（以下、データにと称する）または反転信号（以下、デ
ータＴと称する）がＪ−にフリップフロップ２３に与え
られる。
データＫが与えられた場合にはＪ−にフリソプフロツブ
２３の状態はそのままに保持され１．またデータＴが与
えられた場合には逆の状態へと反転する。
２３の状態はそのままに保持され１．またデータＴが与
えられた場合には逆の状態へと反転する。
第１データＲＡＭ ２４及び第２データＲＡＭ ２５か
らのデータにより、データＯ，Ｌ Ｋ、、 Ｔのいずれ
がピン駆動回路１２へ与えられるかが定まる。
らのデータにより、データＯ，Ｌ Ｋ、、 Ｔのいずれ
がピン駆動回路１２へ与えられるかが定まる。
１−ライステートＲＡＭ ２２からのドライバ・イネー
ブル信号によりピン駆動回路１２が刺激モードで動作す
るかあるいは応答上−Ｉ′で動作するかが定まる。刺激
モードにおいてはピン駆動回路１２は試験ピン１１−・
信号を与えることができる様に活性化される。また応答
モードにおいては、ピン駆動回路１２は不活性化され１
、試験ピン１１に現れたピン試験回路上の信号がＪ−に
フリ７プフロップ２３の出力に現れる期待応答信号とＸ
ＯＲゲート２６によって比較されるだけである。刺激モ
ードにおいてもＸＯＲゲート２６による比較を行うこと
により、試験ピン１１上の実際の信号がＪ−にフリップ
フロップ２３出力、すなわち試験ピン１１がとるべき信
号と一致しているかどうかの確認がなされる。応答モー
ドにおいて信号データの比較が即座になされることから
、検出された応答をわざわざＣＰ［Ｊ １５へ読込んで
そこで期待される応答との比較を行う必要はなくなる。
ブル信号によりピン駆動回路１２が刺激モードで動作す
るかあるいは応答上−Ｉ′で動作するかが定まる。刺激
モードにおいてはピン駆動回路１２は試験ピン１１−・
信号を与えることができる様に活性化される。また応答
モードにおいては、ピン駆動回路１２は不活性化され１
、試験ピン１１に現れたピン試験回路上の信号がＪ−に
フリ７プフロップ２３の出力に現れる期待応答信号とＸ
ＯＲゲート２６によって比較されるだけである。刺激モ
ードにおいてもＸＯＲゲート２６による比較を行うこと
により、試験ピン１１上の実際の信号がＪ−にフリップ
フロップ２３出力、すなわち試験ピン１１がとるべき信
号と一致しているかどうかの確認がなされる。応答モー
ドにおいて信号データの比較が即座になされることから
、検出された応答をわざわざＣＰ［Ｊ １５へ読込んで
そこで期待される応答との比較を行う必要はなくなる。
その結果、試験の処理速度が向上する。
合否信号はまた実時間でＯＵＴの試験を制御するために
も使用できるのだから、ＣＰＵ １５は合否信号に応答
する。たとえば、以下で詳しく議論される様に、試験シ
ーケンス情報を入れ子になったループや条件分岐を含む
試験プログラムの形態で記憶しておくことができる。こ
の様な試験プログラムは条件分岐点において合否信号を
使用することができる。これにより簡単なホーミング（
ｈｏｍｔｎｇ）手続の使用が可能となる。すなわちこの
ホーミング手続においては、期待される応答をホーミン
グされるべき回路部品のホーム状態を表すものにしてお
くとともに、当該回路部品の状態を次々に変化させてい
く。そして、この逐次変化の打ち切りの判定は、信号レ
ベルの検知を行っているいくつかの回路節点の状態がこ
れら回路節点に期待される応答としてピン駆動回路内に
設定されたものと同じになったことを合否信号が示すこ
とをもって行う。ホーミングされるべき回路部品がどの
様な状態径路をたどるかということは、一般には個々の
回路部品や設計上の選択の函数である。しかしながら本
システムでは、上述の様な手続により、検出されたデー
タとホーム状態に対応する応答データとをＣＰｔＩ内で
突き合わせるという時間のかかる処理をする必要がな（
なる。従って、次の様な極めて簡単なホーミング手段を
使用することができる。ずなわち、状態変化中にホーム
状態が検出されるまで素子をその可能な全状態にわたっ
て単に次々と変化させていくだけでよい。これにより、
非常に低速である回路試験装置ソフトウェア試験速度の
かわりに、高速であるハードウェア試験速度で回路部品
をホーミングすることが可能となる。
も使用できるのだから、ＣＰＵ １５は合否信号に応答
する。たとえば、以下で詳しく議論される様に、試験シ
ーケンス情報を入れ子になったループや条件分岐を含む
試験プログラムの形態で記憶しておくことができる。こ
の様な試験プログラムは条件分岐点において合否信号を
使用することができる。これにより簡単なホーミング（
ｈｏｍｔｎｇ）手続の使用が可能となる。すなわちこの
ホーミング手続においては、期待される応答をホーミン
グされるべき回路部品のホーム状態を表すものにしてお
くとともに、当該回路部品の状態を次々に変化させてい
く。そして、この逐次変化の打ち切りの判定は、信号レ
ベルの検知を行っているいくつかの回路節点の状態がこ
れら回路節点に期待される応答としてピン駆動回路内に
設定されたものと同じになったことを合否信号が示すこ
とをもって行う。ホーミングされるべき回路部品がどの
様な状態径路をたどるかということは、一般には個々の
回路部品や設計上の選択の函数である。しかしながら本
システムでは、上述の様な手続により、検出されたデー
タとホーム状態に対応する応答データとをＣＰｔＩ内で
突き合わせるという時間のかかる処理をする必要がな（
なる。従って、次の様な極めて簡単なホーミング手段を
使用することができる。ずなわち、状態変化中にホーム
状態が検出されるまで素子をその可能な全状態にわたっ
て単に次々と変化させていくだけでよい。これにより、
非常に低速である回路試験装置ソフトウェア試験速度の
かわりに、高速であるハードウェア試験速度で回路部品
をホーミングすることが可能となる。
局所試験データＲＡＭ １３からピン駆動回路１２へ渡
されるＳ／Ｒデータによって定まる全状態を表１に示す
。ここでの状態としては、刺激モードにおけるデータ０
． Ｌ Ｋ、 Ｔであるところの局所試験データ状態Ｓ
ｏ 、 Ｓｌ 、ＳＫ 、ＳＴ、応答モードにおけるデ
ータ０．１． Ｋ、 Ｔであるところの局所試験データ
状態ＲＯ，Ｒ１，ＲＫ、 ＲＴ、更にいわゆるドント・
ケア（ｄｏｎ’ ｔ ｃａｒｅ ）状！３Ｘがある。ド
ント・ケア状態Ｘにおいては、刺激のためのデータが試
験ピン１１に印加されることもなげれば、また合否（ｐ
ａｓｓ／ｆａｉｌ）情報が生成されることもない。
されるＳ／Ｒデータによって定まる全状態を表１に示す
。ここでの状態としては、刺激モードにおけるデータ０
． Ｌ Ｋ、 Ｔであるところの局所試験データ状態Ｓ
ｏ 、 Ｓｌ 、ＳＫ 、ＳＴ、応答モードにおけるデ
ータ０．１． Ｋ、 Ｔであるところの局所試験データ
状態ＲＯ，Ｒ１，ＲＫ、 ＲＴ、更にいわゆるドント・
ケア（ｄｏｎ’ ｔ ｃａｒｅ ）状！３Ｘがある。ド
ント・ケア状態Ｘにおいては、刺激のためのデータが試
験ピン１１に印加されることもなげれば、また合否（ｐ
ａｓｓ／ｆａｉｌ）情報が生成されることもない。
表１
ＯＯＯＯ
表１中の局所試験データ状態の・）らのどれが選択され
るかは、データ・ベクトル・アドレス・バス１４を通し
て各局所試験データＲＡＭ １３に与えられるデータ・
ベクトル・アドレスに応答して定まる。
るかは、データ・ベクトル・アドレス・バス１４を通し
て各局所試験データＲＡＭ １３に与えられるデータ・
ベクトル・アドレスに応答して定まる。
各局所試験データＲＡＭ １３は皆同じアドレス範囲を
有するとともに、データ・ベクトル・アドレスバス１４
上の単一のデータ・ベクトル・アドレスにより借問時に
アクセスされる。全局所試験データＲＡＭ４３の同一の
データ・ベクトル・アドレスにある試験データを集めて
できる順序集合（ｏｒｄｅｒｅｄｓｅｔ ）を以下では
データベク（・ルと呼ぶ。所与のデータ・ベクトルに対
応して各試験ビンｌｌ上に現れる信号状態をまとめたも
のを以下ではベクトルと呼ぶ。本実施例で用いられてい
る２６４個の局所試験データしＲＡＭ １３に対しては
、ベクトルのビット幅は２６４ビツト、またデータ・ベ
クトルのビット幅は１０５６ビソトとなる。
有するとともに、データ・ベクトル・アドレスバス１４
上の単一のデータ・ベクトル・アドレスにより借問時に
アクセスされる。全局所試験データＲＡＭ４３の同一の
データ・ベクトル・アドレスにある試験データを集めて
できる順序集合（ｏｒｄｅｒｅｄｓｅｔ ）を以下では
データベク（・ルと呼ぶ。所与のデータ・ベクトルに対
応して各試験ビンｌｌ上に現れる信号状態をまとめたも
のを以下ではベクトルと呼ぶ。本実施例で用いられてい
る２６４個の局所試験データしＲＡＭ １３に対しては
、ベクトルのビット幅は２６４ビツト、またデータ・ベ
クトルのビット幅は１０５６ビソトとなる。
単純な動作モードにおいては、局所試験データＲＡＭ中
には使用される順にデータ・ベクトルを記憶しておき、
局所試験データＲＩＩＭ １３内の各アドレスを順番に
アクセスしていくことによって試験を行うことができる
。可能なベクトルの全種類の数（すなわち９”）は任意
の試験中に使用されるデータ・ベクトルの数よりも比較
にならない程多数であるにもかかわらず、通常の試験に
おいては、データ・ベクｔ・ルの多くのものが繰返し使
用され、相異なるデータ・ベクトルの数は高々数１００
程度であることがわかる。冗長なデータ・ベクトルを消
去すれば記憶されるべき試験情報の量が大いに減少し、
その結果試験中に局所試験データＲＡＭ １３ヘダウン
ロードされるデータ量もまた大いに低減される。この場
合、各データ・ベクトルを局所試験データＲＡＭ １３
内から読出す順番はもはやそこに記憶されている順番か
らは決定することができないので、これらのデータ・ベ
クトルを順序付けるためのある種の余分なものが必要と
なる。すなわち、第１図に示す如く、局所試験データＲ
ＡＭ １３内のユニークなデータ・ベクトルの夫々をア
クセスする順序を制御するためのシーケンサ１６が必要
となる。このデータを記憶するための最も単純なやり型
は、シーケンサ・メモリ中にアクセスの順番にデータ・
ベクトル・アドレスを並べた順序付きリストを記憶する
ことである。この単純な技法でさえも、冗長なデータ・
ベクトルを消去しない場合に比較して、一般に必要なメ
モリ量を低減させる。それと言うのも、通常のデータ・
ベクトル・アドレス長はデータ・ベクトル長よりもかな
り短いからである。トライステートＲＡＭ ２２．第１
データＲＡＭ２４． 第２データＲＡＭ ２５の容量が
夫々２にであるとした場合、データ・ベクトル・アドレ
ス語長はわずかに１１ビツトを要するのみである。これ
はデータ・ベクトル語が１０５６ピントであることに比
べてはるかに短い。
には使用される順にデータ・ベクトルを記憶しておき、
局所試験データＲＩＩＭ １３内の各アドレスを順番に
アクセスしていくことによって試験を行うことができる
。可能なベクトルの全種類の数（すなわち９”）は任意
の試験中に使用されるデータ・ベクトルの数よりも比較
にならない程多数であるにもかかわらず、通常の試験に
おいては、データ・ベクｔ・ルの多くのものが繰返し使
用され、相異なるデータ・ベクトルの数は高々数１００
程度であることがわかる。冗長なデータ・ベクトルを消
去すれば記憶されるべき試験情報の量が大いに減少し、
その結果試験中に局所試験データＲＡＭ １３ヘダウン
ロードされるデータ量もまた大いに低減される。この場
合、各データ・ベクトルを局所試験データＲＡＭ １３
内から読出す順番はもはやそこに記憶されている順番か
らは決定することができないので、これらのデータ・ベ
クトルを順序付けるためのある種の余分なものが必要と
なる。すなわち、第１図に示す如く、局所試験データＲ
ＡＭ １３内のユニークなデータ・ベクトルの夫々をア
クセスする順序を制御するためのシーケンサ１６が必要
となる。このデータを記憶するための最も単純なやり型
は、シーケンサ・メモリ中にアクセスの順番にデータ・
ベクトル・アドレスを並べた順序付きリストを記憶する
ことである。この単純な技法でさえも、冗長なデータ・
ベクトルを消去しない場合に比較して、一般に必要なメ
モリ量を低減させる。それと言うのも、通常のデータ・
ベクトル・アドレス長はデータ・ベクトル長よりもかな
り短いからである。トライステートＲＡＭ ２２．第１
データＲＡＭ２４． 第２データＲＡＭ ２５の容量が
夫々２にであるとした場合、データ・ベクトル・アドレ
ス語長はわずかに１１ビツトを要するのみである。これ
はデータ・ベクトル語が１０５６ピントであることに比
べてはるかに短い。
試験に使用されるユニークなベクトルの数がかくも少な
い理由の１つとしては、２６４本もの試験ピン１１を要
するのは小数派のＤ［ＩＴ試験であって、通常の試験に
おいては、使用される試験ピンの本数は２６４よりも２
０の方に近いからである。また冗長なデータ・ベタ１−
ルが現れるは、ＤＯＴが全く不規則に構成されているわ
けではないということもある。たとえば、ＲＡＭの試験
にあたっては、しばしばそのメモリ・ロケアションの各
々をそのアドレスの数値と同じ順でアクセスしていく。
い理由の１つとしては、２６４本もの試験ピン１１を要
するのは小数派のＤ［ＩＴ試験であって、通常の試験に
おいては、使用される試験ピンの本数は２６４よりも２
０の方に近いからである。また冗長なデータ・ベタ１−
ルが現れるは、ＤＯＴが全く不規則に構成されているわ
けではないということもある。たとえば、ＲＡＭの試験
にあたっては、しばしばそのメモリ・ロケアションの各
々をそのアドレスの数値と同じ順でアクセスしていく。
これに加えて手慣れた試験設計者は通常、試験アルゴリ
ズムで表現できる規則的なやり方によって試験の設計に
とりかかる。従って、所与の試験におけるベクトルの順
番は通常試験プログラムにより極めて簡潔に表現できる
。シーケンサ１６中には広範なソフトウェア上の技法を
含む試験プログラムを実行するに充分な論理手段が入っ
ている。ここで使用できるソフトウェア上の技法として
は例えば入れ子になったループ、ザブルーチン、条件分
岐。
ズムで表現できる規則的なやり方によって試験の設計に
とりかかる。従って、所与の試験におけるベクトルの順
番は通常試験プログラムにより極めて簡潔に表現できる
。シーケンサ１６中には広範なソフトウェア上の技法を
含む試験プログラムを実行するに充分な論理手段が入っ
ている。ここで使用できるソフトウェア上の技法として
は例えば入れ子になったループ、ザブルーチン、条件分
岐。
無条件分岐及びパラメータ化されたベクトル（ｐａｒａ
ｍｅｔｅｒｉＺｅｄ ｒｅｃｔｏｒｓ）等がある。ここ
における論理手段は、以下で非常に詳細に説明する様に
、試験ピン１１において「間接カウンタ」を実現するこ
ともできる。
ｍｅｔｅｒｉＺｅｄ ｒｅｃｔｏｒｓ）等がある。ここ
における論理手段は、以下で非常に詳細に説明する様に
、試験ピン１１において「間接カウンタ」を実現するこ
ともできる。
試験プログラムを実行できる様にするため、シーケンサ
１６中にばＣＰｔ１１５及びプログラムＲＡＭ １７が
設けられ、これらはマルチプレクサ（以下、ＭｔｌＸと
称する）によりデータ・ベクトル・アドレス・バス１４
に接続されている。プログラムＩ？ＡＭ １７にストア
されている試験プログラムはＣＰＵ １５により実行さ
れてデータ・ベクトル・アドレスをデータ・ベクトル・
アドレス・バス１４を介して各局所試験データＲＡＭ
１３へ供給する。シーケンサ１６中にはまた１６（固の
カウンタ／レジスタ１９が設けられており、入れ子状に
なったループを正しく追跡したり、データ・ベクトル・
パラメータを受け渡したり、また試験ピン１１上に試験
信号やグレイ （Ｇｒａｙ） ・コードの数値系列の様
なカウンタ状データ（すなわち「間接カウンタ」）を使
用者が生成したりするために使用される。好ましくはこ
れらのカウンタ／レジスタ１９の各々のピント数は少な
くともデータ・ベクトル・アドレスのビット数と同じで
あるべきである。こうすれば局所試験データＩｉ！ＡＭ
１３のアドレス範囲内の任意のアドレスを直接データ
・ベクトル・アドレス・バス１４へ渡すためにカウンタ
／レジスタ１９を用いることができ、これによりパラメ
ータ化されたベクトルを実現できる。カウンタ／レジス
タＩ９はカウンタ／レジスタ・バス１１０によりＭＵＸ
１Ｂに接続され、データ・ベクトル・アドレスを直接
にデータ・ベクトル・アドレス・バス１４に渡ずことが
可能になっている。カウンタ選択線１１１によってＣＰ
Ｕ’、１５がカウンタ／レジスタ１９に接続されている
。これによってＣＰ（１１５がこれらのカウンタ／レジ
スタ１９の各々への、また各々からのアクセスを制御で
きる。
１６中にばＣＰｔ１１５及びプログラムＲＡＭ １７が
設けられ、これらはマルチプレクサ（以下、ＭｔｌＸと
称する）によりデータ・ベクトル・アドレス・バス１４
に接続されている。プログラムＩ？ＡＭ １７にストア
されている試験プログラムはＣＰＵ １５により実行さ
れてデータ・ベクトル・アドレスをデータ・ベクトル・
アドレス・バス１４を介して各局所試験データＲＡＭ
１３へ供給する。シーケンサ１６中にはまた１６（固の
カウンタ／レジスタ１９が設けられており、入れ子状に
なったループを正しく追跡したり、データ・ベクトル・
パラメータを受け渡したり、また試験ピン１１上に試験
信号やグレイ （Ｇｒａｙ） ・コードの数値系列の様
なカウンタ状データ（すなわち「間接カウンタ」）を使
用者が生成したりするために使用される。好ましくはこ
れらのカウンタ／レジスタ１９の各々のピント数は少な
くともデータ・ベクトル・アドレスのビット数と同じで
あるべきである。こうすれば局所試験データＩｉ！ＡＭ
１３のアドレス範囲内の任意のアドレスを直接データ
・ベクトル・アドレス・バス１４へ渡すためにカウンタ
／レジスタ１９を用いることができ、これによりパラメ
ータ化されたベクトルを実現できる。カウンタ／レジス
タＩ９はカウンタ／レジスタ・バス１１０によりＭＵＸ
１Ｂに接続され、データ・ベクトル・アドレスを直接
にデータ・ベクトル・アドレス・バス１４に渡ずことが
可能になっている。カウンタ選択線１１１によってＣＰ
Ｕ’、１５がカウンタ／レジスタ１９に接続されている
。これによってＣＰ（１１５がこれらのカウンタ／レジ
スタ１９の各々への、また各々からのアクセスを制御で
きる。
間接カウンタを実現するため、すなわち選択した何本か
の試験ピン１１上にカウンタ／レジスタ１９を用いてカ
ウンタ状の試験データ（たとえば数の大小の順に並んだ
データとかグレイ・コードのデータ）を生成できる様に
するため、プライオリティ・エンコーダ１１２とエンコ
ーダＩ’ｌＡＭ １３がカウンタ／レジスタ１９とＭＩ
ＪＸ １８の間に接続されている。
の試験ピン１１上にカウンタ／レジスタ１９を用いてカ
ウンタ状の試験データ（たとえば数の大小の順に並んだ
データとかグレイ・コードのデータ）を生成できる様に
するため、プライオリティ・エンコーダ１１２とエンコ
ーダＩ’ｌＡＭ １３がカウンタ／レジスタ１９とＭＩ
ＪＸ １８の間に接続されている。
この様なデータを生成する際のカウンタ／レジスタ１９
．プライオリティ・エンコーダ１１２及びエンコーダｌ
？Ａ？’ｌ １１３の役割は第３八図ないし第３Ｄ図を
参照することによって理解できる。これらの図は説明を
簡単にするためカウンタ／レジスタ１９の下位４ビツト
しか使用しない場合について示している。
．プライオリティ・エンコーダ１１２及びエンコーダｌ
？Ａ？’ｌ １１３の役割は第３八図ないし第３Ｄ図を
参照することによって理解できる。これらの図は説明を
簡単にするためカウンタ／レジスタ１９の下位４ビツト
しか使用しない場合について示している。
しかし、この例を見れば、より一般的な場合は容易に理
解できる。
解できる。
第論図には４ビツト・カウンタがとることができる１６
通りの２進の状態の昇順リストが示されている。このカ
ウンタ状態のリストの右側には、２進の上昇カウンタを
実現するため、このリストの順にこのカウンタ（つまり
間接カウンタ）ヲ増分するのに必要な誘導データ・モー
ドのベクトルを示している。たとえば、誘導データ・モ
ードのベクトルＫＫＫＴをカウンタ状態ｏｏｏｏの間接
カウンタへ与えることにより、カウンタ状態は０００１
へと増分される。なお、同図において、ベクトルが繰返
されていることを強調するため、同じベクトルは同じ列
に並ぶ様に配置しである。まず注目すべきことは、１６
通りのカウンタ状態をそれが示す数値の順に歩進させて
行くには、４種の誘導モードのベクトルしか必要とされ
ないということである。これら４種のベクトルを第３Ｂ
図に示す。−膜化して言えば、１４ピントの間接カウン
タではＮ種の誘導モードのベクトルしか必要とされない
。
通りの２進の状態の昇順リストが示されている。このカ
ウンタ状態のリストの右側には、２進の上昇カウンタを
実現するため、このリストの順にこのカウンタ（つまり
間接カウンタ）ヲ増分するのに必要な誘導データ・モー
ドのベクトルを示している。たとえば、誘導データ・モ
ードのベクトルＫＫＫＴをカウンタ状態ｏｏｏｏの間接
カウンタへ与えることにより、カウンタ状態は０００１
へと増分される。なお、同図において、ベクトルが繰返
されていることを強調するため、同じベクトルは同じ列
に並ぶ様に配置しである。まず注目すべきことは、１６
通りのカウンタ状態をそれが示す数値の順に歩進させて
行くには、４種の誘導モードのベクトルしか必要とされ
ないということである。これら４種のベクトルを第３Ｂ
図に示す。−膜化して言えば、１４ピントの間接カウン
タではＮ種の誘導モードのベクトルしか必要とされない
。
次に注目すべき点は、これらの誘導モードのベク［・ル
のパターンは単純であるということである。
のパターンは単純であるということである。
つまり、いずれのベクトルにおいても少なくとも１つの
Ｔが存在し、かついったんｋが現れると、これより上位
にはＴは現れない。最後に注目すべき点として、カウン
タ状態のこの順次系列を生成するために用いられる誘導
モードのベクトルのパターンは反転されるべきカウンタ
状態と密接に関係しているということである。つまり、
カウンタ状態中の最下位の０がビットｎの位置にある場
合、このカウンタ状態を１つ歩進させるための誘導モー
ドのベクトルのＴビットの最上位のものの位置もビット
ｎである。
Ｔが存在し、かついったんｋが現れると、これより上位
にはＴは現れない。最後に注目すべき点として、カウン
タ状態のこの順次系列を生成するために用いられる誘導
モードのベクトルのパターンは反転されるべきカウンタ
状態と密接に関係しているということである。つまり、
カウンタ状態中の最下位の０がビットｎの位置にある場
合、このカウンタ状態を１つ歩進させるための誘導モー
ドのベクトルのＴビットの最上位のものの位置もビット
ｎである。
コンピュータ内で割込を順序付けるのに用いられるプラ
イオリティ・エンコーダは２進語中における最下位の０
の２進位置を指示することができることがわかる。この
理由から、選択された試験ビンの組上に間接カウンタを
実現するため、プライオリティ・エンコーダ１１２をカ
ウンタ／レジスタ１９及びエンコーダＲＡＭとともに用
いる。エンコータＲＡＭ １１３ば１６０ケーシヨンず
つの１６個の隣接した領域に区切られている。各領域は
夫々相異なる１個のカウンタ／レジスタ１９に対応付け
られている。カウンタ選択線１１１により、どのカウン
タ／レジスタ１９及びエンコーダＲＡＭ １１３中のど
の領域がアクセスされるかがアクセスの都度決定される
。プライオリティ・エンコーダ１１２はエンコーダＲＡ
Ｍ １１３のアクセスされるロケーションの下位４ビツ
トを定める。１６個のカウンタ／レジスタ１９を用いて
試験ピン１１上に１６個までの間接カウンタを実現でき
る。
イオリティ・エンコーダは２進語中における最下位の０
の２進位置を指示することができることがわかる。この
理由から、選択された試験ビンの組上に間接カウンタを
実現するため、プライオリティ・エンコーダ１１２をカ
ウンタ／レジスタ１９及びエンコーダＲＡＭとともに用
いる。エンコータＲＡＭ １１３ば１６０ケーシヨンず
つの１６個の隣接した領域に区切られている。各領域は
夫々相異なる１個のカウンタ／レジスタ１９に対応付け
られている。カウンタ選択線１１１により、どのカウン
タ／レジスタ１９及びエンコーダＲＡＭ １１３中のど
の領域がアクセスされるかがアクセスの都度決定される
。プライオリティ・エンコーダ１１２はエンコーダＲＡ
Ｍ １１３のアクセスされるロケーションの下位４ビツ
トを定める。１６個のカウンタ／レジスタ１９を用いて
試験ピン１１上に１６個までの間接カウンタを実現でき
る。
第３Ｃ図には第０番ないし第６番の試験ピン１１上に一
対の４ビ・／ト間接カウンクを実現するに好適な９個の
ベタ１−ルが示されている。局所試験データＲＡＭ １
３のアドレス１００はこれらの２つの間接カウンタのい
ずれかを状態０にリセットするために用いられる。第０
番ないし第３番の試験ピン１１上に４ビットの上昇間接
カウンタを実現するには、局所試験データＲＡＭ １３
のアドレス１０１ないし１０４をエンコーダＲＡＭ １
１３中の夫々１６個のロケーションを有する領域の１つ
の中の連続したロケーション中に入れておくとともに、
４ビットの上昇間接カウンタの１６通りの状態のうちの
どれが試験ピン１１に与えられているのかを追跡するた
め、前記アドレス１０１ないし１０４が記憶されている
領域に対応付けられているカウンタ／レジスタ１９を使
用する。説明のための仮定として、この目的のためカウ
ンタ／レジスタ１９の最初のものが用いられ、またアド
レス１０１ないし１０４はエンコーダＲＡＭ １１３の
ロケーション０ないし３の夫々に順に記憶されているも
のとする。従ってこの場合にばカウンタ選択線上のデー
タはｏｏｏｏとなる。
対の４ビ・／ト間接カウンクを実現するに好適な９個の
ベタ１−ルが示されている。局所試験データＲＡＭ １
３のアドレス１００はこれらの２つの間接カウンタのい
ずれかを状態０にリセットするために用いられる。第０
番ないし第３番の試験ピン１１上に４ビットの上昇間接
カウンタを実現するには、局所試験データＲＡＭ １３
のアドレス１０１ないし１０４をエンコーダＲＡＭ １
１３中の夫々１６個のロケーションを有する領域の１つ
の中の連続したロケーション中に入れておくとともに、
４ビットの上昇間接カウンタの１６通りの状態のうちの
どれが試験ピン１１に与えられているのかを追跡するた
め、前記アドレス１０１ないし１０４が記憶されている
領域に対応付けられているカウンタ／レジスタ１９を使
用する。説明のための仮定として、この目的のためカウ
ンタ／レジスタ１９の最初のものが用いられ、またアド
レス１０１ないし１０４はエンコーダＲＡＭ １１３の
ロケーション０ないし３の夫々に順に記憶されているも
のとする。従ってこの場合にばカウンタ選択線上のデー
タはｏｏｏｏとなる。
ＣＰ［Ｉ １５がカウンタ／レジスタ１９の最初のもの
を１６通りの４ビツト状態内で増分するに従って、増分
を１回行う毎にこのカウンタ／レジスタ１９の内容ばカ
ウンタ／レジスタ・バス１２０を経由してプライオリテ
ィ・エンコーダ１１２に渡される。カウンタ／レジスタ
１９の最初のものの値に応答して、プライオリティ・エ
ンコーダ１１２はこの値の中の最下位のＯのビット位置
を検出し、そのビット位置が最下位ビットからｎビット
目にあれば、エンコタｌｌＡＭ １１３のｎ番目のロケ
ーションをアクセスする。その結果、第３八図に示され
る様な誘導データ・モードが同図中に示した順に第０番
ないし第３番の試験ピン１１上に与えられる。下降間接
カウンタを第０番ないし第３番の試験ピン１１上に実現
することも第３Δ図を用いて同様にして可能である。
を１６通りの４ビツト状態内で増分するに従って、増分
を１回行う毎にこのカウンタ／レジスタ１９の内容ばカ
ウンタ／レジスタ・バス１２０を経由してプライオリテ
ィ・エンコーダ１１２に渡される。カウンタ／レジスタ
１９の最初のものの値に応答して、プライオリティ・エ
ンコーダ１１２はこの値の中の最下位のＯのビット位置
を検出し、そのビット位置が最下位ビットからｎビット
目にあれば、エンコタｌｌＡＭ １１３のｎ番目のロケ
ーションをアクセスする。その結果、第３八図に示され
る様な誘導データ・モードが同図中に示した順に第０番
ないし第３番の試験ピン１１上に与えられる。下降間接
カウンタを第０番ないし第３番の試験ピン１１上に実現
することも第３Δ図を用いて同様にして可能である。
同様にして、カウンタ／レジスタ１９の第２のものを局
所試験データＲＡＭ １３中のアドレス２００ 、２０
９゜１１８ 、６ （第３Ｃ図）と関連させて用いるこ
とにより、第４番、第１番、第３番及び第５番の試験ピ
ン１１上に上昇間接カウンタを実現できる。ここで常軌
のアドレス２００ 、２０９． １１８． ６はこの順
にエンコーダＲＡＭ １１３のロケーション１６ないし
１９に記憶しておく必要がある。この例によって示され
る通り、任意の試験ピン１１を所与の間接カウンタの任
意に選択されたビットに対応付けることができる。同様
に、所与の間接カウンタ用に用いられる誘導データ・モ
ードのベクトルは順番に局所試験ＲＡＭ１３に記憶され
る必要がないことも示されている。 上で論じた上昇間
接カウンタの例におい−ζは、カウンタ・レジスタ１９
の第１のものの下位４ビツトが第０番ないし第３番の試
験ピン１１上に再現されるが、下降間接カウンタの場合
はその様にはならない。すなわち第０番ないし第３番の
試験ピン１１上に実現される間接カウンタの値はカウン
タ／レジスタ１９の内容をそのまま反映する必要はない
のである。この柔軟性により、上昇カウンタや下降カウ
ンタとしてグレイ・コード間接カウンタを簡単に実現で
きる。その例を第３Ｄ図に示す。
所試験データＲＡＭ １３中のアドレス２００ 、２０
９゜１１８ 、６ （第３Ｃ図）と関連させて用いるこ
とにより、第４番、第１番、第３番及び第５番の試験ピ
ン１１上に上昇間接カウンタを実現できる。ここで常軌
のアドレス２００ 、２０９． １１８． ６はこの順
にエンコーダＲＡＭ １１３のロケーション１６ないし
１９に記憶しておく必要がある。この例によって示され
る通り、任意の試験ピン１１を所与の間接カウンタの任
意に選択されたビットに対応付けることができる。同様
に、所与の間接カウンタ用に用いられる誘導データ・モ
ードのベクトルは順番に局所試験ＲＡＭ１３に記憶され
る必要がないことも示されている。 上で論じた上昇間
接カウンタの例におい−ζは、カウンタ・レジスタ１９
の第１のものの下位４ビツトが第０番ないし第３番の試
験ピン１１上に再現されるが、下降間接カウンタの場合
はその様にはならない。すなわち第０番ないし第３番の
試験ピン１１上に実現される間接カウンタの値はカウン
タ／レジスタ１９の内容をそのまま反映する必要はない
のである。この柔軟性により、上昇カウンタや下降カウ
ンタとしてグレイ・コード間接カウンタを簡単に実現で
きる。その例を第３Ｄ図に示す。
第３Ｄ図の形式は第３八図と同じである。すなわち、る
。そしてその右側には各カウンタ状態を歩進させるため
の誘導データ・モードのベクＩ・ルが示されている。こ
のベクトルの配置も、第３八図と同様、同じベクトルは
同じ列位置になる様にしている。
。そしてその右側には各カウンタ状態を歩進させるため
の誘導データ・モードのベクＩ・ルが示されている。こ
のベクトルの配置も、第３八図と同様、同じベクトルは
同じ列位置になる様にしている。
グレイ・コード間接カウンタを実現するため、エンコー
ダＲＡＭ １１３内の１つの領域中の連続した口ケーシ
ョンに誘導データ・モードのベクトルＫＨＴ。
ダＲＡＭ １１３内の１つの領域中の連続した口ケーシ
ョンに誘導データ・モードのベクトルＫＨＴ。
ＫＫＴＫ、 ＫＴＫＫ、 ＴＫＫＫが記憶される。他の
グレイ・コードも同様にして実現できる。
グレイ・コードも同様にして実現できる。
第３０図中で値が特定されていない項目（すなわち短い
横棒で示された項目）については、間接カウンタの実現
に悪影響を与えることなく任意の値をとるこができる。
横棒で示された項目）については、間接カウンタの実現
に悪影響を与えることなく任意の値をとるこができる。
ある状況下では、試験装置の相次ぐクロック毎に与えら
れた間接カウンタを歩進させたくないこともあるかもし
れない。従って、プログラムＲＡＭ １７中の試験プロ
グラムは間接カウンタを歩進させるため等の２つのアク
セス開銀に、与えられた間接カウンタの内容には影響を
与えないエンコーダＲＡＭ １１３のベクトル・アドレ
スへのアクセスを挿入することもある。同様に、２０の
相なる間接カウンタ様の試験ピン１１の組の間に共通の
試験ピン１１がない限り、これら２つの間接カウンタを
歩進するステップを交互に行うこともできる。上述した
共通試験ピン１１がない場合はまた、両間接カウンタを
同時に歩進する誘導データ・モードのベクトルの組を用
いることにより、両カウンタを同期して歩進させること
もできる。
れた間接カウンタを歩進させたくないこともあるかもし
れない。従って、プログラムＲＡＭ １７中の試験プロ
グラムは間接カウンタを歩進させるため等の２つのアク
セス開銀に、与えられた間接カウンタの内容には影響を
与えないエンコーダＲＡＭ １１３のベクトル・アドレ
スへのアクセスを挿入することもある。同様に、２０の
相なる間接カウンタ様の試験ピン１１の組の間に共通の
試験ピン１１がない限り、これら２つの間接カウンタを
歩進するステップを交互に行うこともできる。上述した
共通試験ピン１１がない場合はまた、両間接カウンタを
同時に歩進する誘導データ・モードのベクトルの組を用
いることにより、両カウンタを同期して歩進させること
もできる。
ここで注意しておきたいのは、もし間接カウンタを実現
するのに誘導データ・モードのかわりにベクトルを必要
とすることになる。従って、間接カウンタ用に誘導デー
タ・モードを選択することにより、局所試験データＲＡ
Ｍ １２で必要となるデータの量を大きく圧縮すること
ができる。直接データ・モート′を使うかあるいは誘導
データ・モードを使うかの選択は、局所試験データＲＡ
Ｍ １３に記憶されているデータにより、各試験ピン１
１毎に、また各ベクトル毎に決定される。従って、他の
アルゴリズム的な試験系列についても誘導データ・モー
ドと直接データ・モードのどちらがより少ない種類のベ
クトルしか要しないかを調べることにより、同様なデー
タ量の圧縮ができる。
するのに誘導データ・モードのかわりにベクトルを必要
とすることになる。従って、間接カウンタ用に誘導デー
タ・モードを選択することにより、局所試験データＲＡ
Ｍ １２で必要となるデータの量を大きく圧縮すること
ができる。直接データ・モート′を使うかあるいは誘導
データ・モードを使うかの選択は、局所試験データＲＡ
Ｍ １３に記憶されているデータにより、各試験ピン１
１毎に、また各ベクトル毎に決定される。従って、他の
アルゴリズム的な試験系列についても誘導データ・モー
ドと直接データ・モードのどちらがより少ない種類のベ
クトルしか要しないかを調べることにより、同様なデー
タ量の圧縮ができる。
以上説明した様に、本発明を用いることにより回路試験
装置の動作中に必要とされるデータ量が減少するのでＲ
ＡＭの使用量が少なくなる。また回路試験装置内で行わ
れるデータ転送量が減少するので、試験時間が短縮され
る。
装置の動作中に必要とされるデータ量が減少するのでＲ
ＡＭの使用量が少なくなる。また回路試験装置内で行わ
れるデータ転送量が減少するので、試験時間が短縮され
る。
第１図は本発明にかかる回路試験装置のブロック図、第
２図は第１図中のデータ・アドレス・ベクトル・バスか
ら試験ピンの１本までの部分のブロック図、第３Ａ図な
いし第３Ｄ図は本発明にかかる回路試験装置の間接カウ
ンタ動作を説明する１７“６° ７ １１：試験ピン、 １２：ピン駆動回路、１３：局所試
験データＲＡＭ、 １４：データ・ベクトル・アドレス・ハス、ｔｓ：ｃｐ
ｕ、 １６：シーケンサ、 １７：プログラムＲＡＭ、１８：ＭＵＸ、１９：カウン
タ／レジスタ、 １１１：カウンタ選択線、１１２ニブ
ライオリテイ・エンコーダ、１１３：エンコーダＲＡＭ
。 ２１ニドライステート・ドライバ、 ２２ニドライステ一トＲＡＭ、 ２３：Ｊ−にフリツプフロツプ、 ２４：第１データＲＡＭ 、 ２５：第２データＲＡＭ
、２６：ＸＯＲゲート、 ２７：ΔＮＤゲート、２８：
マスク用ＲＡＭ、２９：ＯＲゲート、２１０ ： ＣＲ
Ｃ圧縮器、Ｐ／Ｆ：合否信号。 出願人 横河・ヒユーレット・パッカード株式会社代理
人 弁理士 長 谷 川 次 男 ＦＩＧ、２ ＫＫＴＴ ＴＴＴ ＴＴＴ
２図は第１図中のデータ・アドレス・ベクトル・バスか
ら試験ピンの１本までの部分のブロック図、第３Ａ図な
いし第３Ｄ図は本発明にかかる回路試験装置の間接カウ
ンタ動作を説明する１７“６° ７ １１：試験ピン、 １２：ピン駆動回路、１３：局所試
験データＲＡＭ、 １４：データ・ベクトル・アドレス・ハス、ｔｓ：ｃｐ
ｕ、 １６：シーケンサ、 １７：プログラムＲＡＭ、１８：ＭＵＸ、１９：カウン
タ／レジスタ、 １１１：カウンタ選択線、１１２ニブ
ライオリテイ・エンコーダ、１１３：エンコーダＲＡＭ
。 ２１ニドライステート・ドライバ、 ２２ニドライステ一トＲＡＭ、 ２３：Ｊ−にフリツプフロツプ、 ２４：第１データＲＡＭ 、 ２５：第２データＲＡＭ
、２６：ＸＯＲゲート、 ２７：ΔＮＤゲート、２８：
マスク用ＲＡＭ、２９：ＯＲゲート、２１０ ： ＣＲ
Ｃ圧縮器、Ｐ／Ｆ：合否信号。 出願人 横河・ヒユーレット・パッカード株式会社代理
人 弁理士 長 谷 川 次 男 ＦＩＧ、２ ＫＫＴＴ ＴＴＴ ＴＴＴ
Claims (1)
- 【特許請求の範囲】 複数の試験ピンと、 前記複数の試験ピンを駆動する駆動手段とを設けた回路
試験装置において、 前記駆動手段は与えられた誘導データ・モードのベクト
ルと前記複数の試験ピンの現在の状態に基づいて前記複
数の試験ピンの次の状態を定めることを特徴とする回路
試験装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/503,464 US4652814A (en) | 1983-06-13 | 1983-06-13 | Circuit testing utilizing data compression and derivative mode vectors |
| US503464 | 1983-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6013268A true JPS6013268A (ja) | 1985-01-23 |
| JPH0519664B2 JPH0519664B2 (ja) | 1993-03-17 |
Family
ID=24002202
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59122894A Granted JPS6013268A (ja) | 1983-06-13 | 1984-06-13 | 回路試験装置及び方法 |
| JP59122895A Granted JPS6013269A (ja) | 1983-06-13 | 1984-06-13 | ホーミング方法 |
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