JPH0560068B2 - - Google Patents
Info
- Publication number
- JPH0560068B2 JPH0560068B2 JP59122896A JP12289684A JPH0560068B2 JP H0560068 B2 JPH0560068 B2 JP H0560068B2 JP 59122896 A JP59122896 A JP 59122896A JP 12289684 A JP12289684 A JP 12289684A JP H0560068 B2 JPH0560068 B2 JP H0560068B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- data
- circuit
- pin
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 197
- 239000013598 vector Substances 0.000 claims description 30
- 230000004044 response Effects 0.000 claims description 23
- 230000007423 decrease Effects 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000000638 stimulation Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000013144 data compression Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318335—Test pattern compression or decompression
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318371—Methodologies therefor, e.g. algorithms, procedures
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
〔発明の技術分野〕
本発明は回路試験方式に関し、特に任意に選択
された何本かの試験ピン上の信号値を、あたかも
そこにカウンタが直接接続されているかのように
変化させることのできる回路試験方式に関する。 〔従来技術及びその問題点〕 前世代の回路試験装置においては、機能試験
（functional testing）として知られている方法に
よつて回路試験が行なわれていた。これによれ
ば、試験信号は被試験回路の入力に与えられ、こ
の回路の出力は回路の出力のみにおいてモニタさ
れる。この様な機能試験は少なくとも２つの重大
な制限を被つている。それは第１には、被試験回
路はそれぞれ独自な構成になつているので、それ
ぞれの回路に適する試験パターンを決めるのが困
難なことである。第２には、障害の分離
（isolation）を行うためには回路を逆にたどる
（backtrack）ことが必要で、自動診断には役立
たない。 上述の制限はある種の順序要素（RAM、フリ
ツプ・フロツプ等。すなわち記憶要素と言つても
良い）を含む回路を試験する際、特に深刻にな
る。というのはこの様な回路の出力は与えられた
試験信号の函数であるだけではなく回路状態の函
数でもあるからである。順序要素を含む回路の状
態を知るためには、順序要素がホーム・ステート
（home state）として知られている所望の状態に
入るまで順序要素の入力に入力を与えることが一
般に必要である。これらの信号を印加していくこ
とはホーミング（homing）として知られている。
機能試験においては回路の入力に与えられる試験
信号とその結果個々の回路部品に与えられる信号
との関係が複雑であるため、被試験回路をホー
ム・ステートにするためにはどんな信号を回路の
入力に与えなければならないかを決めることは極
めて困難である。機能試験にはこの様な制限があ
ある結果、多くの回路試験装置は回路内試験（in
−circuit testing）として知られる技術を用いて
いる。この技術においては、個々の部品の直接的
試験を行うため、試験信号を各部品の入力に直接
与え、その結果の出力信号を各部品の出力で観測
することで試験している。 回路内試験により回路試験の徹底性は大きく向
上したのだが、残念ながらこれによりいくつかの
問題がもたらされた。回路節点の逆駆動（back
−driving）（すなわち、回路節点電圧をそこに接
続された前段の回路部品の出力によつてその回路
節点に与えられた電圧レベルと異なるレベルに強
制的に変化させる試験信号を与えること）を行う
結果、回路部品を加熱させ、試験時間があまり長
くなると（数百ミリ秒程度）、その回路部品を破
壊してしまうことがある。完全な回路内試験のた
めに必要な試験信号の数は機能試験の場合に比べ
てかなり多い。回路の複雑さとスピードが増すに
つれて必要な試験信号の数はまた劇的に増大す
る。多種の回路を試験するため回路試験装置内に
記憶されなければならない情報の量は極めて多く
なり今や記憶しておかねばならない試験情報量を
圧縮することにより過熱のため起り得る破壊を最
小化し、試験装置が必要とするメモリを少なくし
また試験装置の処理能力すなわちスループツトを
増大させることが真に必要となつた。 ゼーンテル・トラブルシユータ（Zehntel
Troubleshooter）800回路試験装置においては、
入力試験ピンに試験信号を与えるためグレイ・コ
ード（Gray code）カウンタが用いられている。
入力試験ピンは各々このカウンタの１つのビツト
に接続される。このカウンタが被試験回路に与え
られる刺激（stimulus）すなわち試験信号の主要
な発生源である。各出力ピンから得られる出力信
号（すなわち被試験回路が発生した信号）は直列
サイクリツリ・リダンダンシ・チエツク（CRC）
圧縮技術によつて圧縮され、ピン毎にシグナチユ
ア（signature）として知られている圧縮された
出力データ情報が生成される。直列CRC圧縮器
を１つしか有していない試験システムにおいて
は、Ｎ個の出力を有する素子の試験のため刺激を
与えて応答を検出するということをＮ回繰り返さ
なけれならない。この様にして得られた各シグナ
チユアは既知の良品回路から得られたシグナチユ
アと比較されて回路の不良動作のチエツクを受け
る。この様なシステムの適合性は、ROMや
RAMの様にアルゴリズム的に試験できる回路用
の試験信号セツトを生成する場合と比べ、所定の
乱数的な（random）試験信号セツトを生成する
場合の方がかなり悪い（なお、この乱数的な試験
信号セツトは、少なくとも典型的な中規模集積回
路の試験に必要なものを考えている）。また、こ
のシステムにおける入力試験信号が乱数的である
ため、被試験回路の各部品をホーム・ステートに
するには本システムはあまり適していない。 ジエンラド社（GenRad，Inc.）製モデル2270
回路試験装置の様な他の種類の回路試験装置にお
いては、被試験回路の各節点は、夫々ピンに接続
される。各ピンには試験信号が与えられるか、あ
るいはそこにおける出力信号がモニタされる。各
ピンはいろいろな試験サイクルにおいて試験信号
を与えるのに使われたり、またこのピンでモニタ
された信号と期待される信号との比較が行なわれ
たりする。高速で回路を試験するため、各ピンは
夫夫関連するRAMに接続される。各RAMには
対応するピンについての刺激応答信号
（stimulus／response、以下Ｓ／Ｒと称する）デ
ータが記憶されている。この構成により、Ｓ／Ｒ
データを短時間のうちに一気にピンに与えること
ができる。不都合なことには、１本のピンに関連
付けられているRAMは普通は1Kビツト程度の容
量しか有していないため、多くの回路試験におい
てはデイスク・メモリ等の大容量記憶装置からこ
れらのＳ／Ｒデータ用RAMに大量のデータをダ
ウンロードしなければならない。この大量のデー
タのダウンロードにより完全な回路試験を行うに
は、各RAMにおいて何度も再ロードを行なわね
ばならない。たとえば64K RAMの完全な試験を
行うには、Ｓ／Ｒ用データRAMに250回程度の
再ロードをせねばならない。この様な再ロードに
必要とされる時間により、多くの試験では試験時
間が著しく長くなる。その結果、回路試験装置の
処理能力が低下し、また被試験回路を破壊する危
険性が大きくなる。 また、回路試験技術分野ではビツトパターンの
循環する系列、つまりカウンタの出力シーケン
ス、を被試験回路に与えて、それに対する被試験
回路の応答を観測することがしばしば必要とな
る。ここで必要となるカウンタの形式（通常の２
進カウンタ、グレイ・コード・カウンタ等）、ビ
ツト幅、どのピンに出力するか等は、被試験回路
の構造などによつて大きく変わる。従つて、ハー
ドウエアのカウンタを設けるという構成を取つた
場合は、上述したようなカウンタ出力に対する多
様な要求を全て満足しようとすると、必要なハー
ドウエアが極めて複雑になつてしまう。そのた
め、ハードウエア・カウンタを使用する構成で
は、カウンタ出力の柔軟性に大きな制限が課せら
れる。ハードウエア・カウンタを使用せず、カウ
ンタ出力シーケンスを表現するビツト・パターン
のシーケンスを局所試験データRAMに入れてお
くという方法もあるが、この場合はこのシーケン
スを表現するためのデータ量が大きくなつてしま
い、必要とされる局所試験データRAMの容量も
増大するという問題がある。 〔発明の目的〕 本発明は上述の従来技術の問題点を解消した新
規な回路試験方式を提供し、わずかのデータ量で
カウンタ出力信号を試験ピン上に発生させること
ができるようにすることを目的とする。 〔発明の概要〕 回路試験装置の処理能力の向上及び被試験回路
の破壊の危険性の低減のためには、各回路の試験
に要する時間を短縮することが有効である。以下
に開示される発明の実施例においては、１つの試
験毎に必要とされる時間を短縮しながらも他方で
は、アルゴリズム的試験信号と乱数的試験信号の
生成による回路試験のどちらも効率的に行なえる
試験信号生成の充分な柔軟性も兼ね備えている。
この試験装置は一式の双方向性試験ピンを備えて
いる。双方向性試験ピンとはすなわち試験ピン毎
に独立にピン合否信号に試験信号を与えるために
用いたり、あるいは被試験回路上の信号出力をモ
ニタするために用いることができるということで
ある。各試験ピンには夫々別個の局所試験データ
RAMが関連付けられている。局所試験データ
RAMは関連する試験ピンで使用されるＳ／Ｒデ
ータを記憶する。回路試験を行うために必要なデ
ータのダウンロード量を低減するため、局所試験
データRAMに記憶されるＳ／Ｒデータは圧縮さ
れている。データのダウンロード量をこの様に低
減することにより、試験時間が短縮され、その結
果、被試験回路の発熱量も低減される。本発明に
より得られるデータ圧縮の結果、通常は試験中に
おけるＳ／Ｒデータの再ロードは不要になる。し
かしながら、本発明はデータ圧縮を用いた後でも
なお再ロードの必要性が残る場合にも適用でき
る。 各試験ピン毎に発生される試験信号は次の２つ
のモード、すなわち直接データ・モード（raw
date mode）と誘導データ・モード（derivative
date mode）、のいずれか一方で変化する。直接
データ・モードでは、Ｓ／Ｒデータはピン上の信
号が高レベル（状態１）に駆動されるかそれとも
低レベル（状態０）に駆動されるかを指示する。
もちろん高低レベルと状態１，０の対応を上とは
逆にしても本発明は全く同様に機能する。誘導デ
ータ・モードでは、Ｓ／Ｒデータが指示するの
は、試験ピン上のデータが現在の状態を保つべき
か（Ｋ）それとも現在の状態から反転されるべき
か（Ｔ）ということである。たとえば現在の状態
が低レベルであるとすれば、データＫは現在の状
態をそのまま保持させ、データＴは状態を反映さ
せて高レベルに駆動する。試験ピンは夫々直接デ
ータ・モードと誘導データ・モードの両方で動作
することができるピン駆動回路に接続されてい
る。このピン駆動回路はまたピン上の信号をモニ
タしてこれを当該ピンに現れるはずの信号と即座
に（すなわち、各データがモニタされる都度）比
較する。この比較結果に応答してピン合否信号
（pin pass／fail signal）が生成される。ピン合
否信号は試験プロセスがこの情報を必要とするか
否かに基づいて活性化または抑止される。ピン合
否信号を即座に生成することにより回路部品をホ
ーム・ステートにする処理が簡単になる。すなわ
ち、ホーム・ステートにおいて各試験ピンでモニ
タされる信号を応答信号データとし、これをその
部品からの出力信号と比較すれば良い。これらの
ピン合否信号はまた12個ずつグループ化されて並
列CRC圧縮器に送られ、シグナチユアとして知
られる圧縮されたデータが生成される。 ピン駆動回路は夫々そのピン駆動回路に関連す
る試験ピンに関連付けられた局所試験データ
RAMに接続される。各局所試験データRAMは
４ビツト幅であり、関連するピン駆動回路様の
Ｓ／Ｒデータを記憶する。この４ビツト幅は当該
局所試験データRAMに関連付けらたピン駆動回
路によつて並列に読出される。各局所試験データ
RAMは同じアドレス範囲を有する。全ての局所
試験データRAM中の同一アドレスを有するビツ
トをまとめてデータ・ベクトルと呼ぶ。局所試験
データRAMは単一のデータ・ベクトル・アドレ
スによつて皆が同時にアクセスされる。そしてこ
の様なアクセスの結果得られるデータ・ベクトル
に各ピン駆動回路が応答することにより、試験ピ
ン群上にベクトルと呼ばれる信号のパターンが生
成される。以下で詳細に説明する実施例におい
て、264本の試験ピンが設けられているので、各
データ・ベクトルは1056ビツト幅である。 局所試験データRAMには所与の回路試験の間
に使用される各データ・ベクトルは唯１つしか含
まれていない。つまり、局所試験データRAM中
には、１つの回路試験で使用されるデータ・ベク
トルの夫々について同じものは１つしか記憶され
ていない。この様に冗長なデータ・ベクトルを消
去することにより、局所試験データRAM中に記
憶されるデータ量が圧縮される。これによつて所
与の回路試験を行うために必要なダウンロード・
データ量が減少する。各データ・ベクトルは唯１
つしか局所試験データRAM内に記憶されていな
いため、局所試験データRAM内のデータが順番
にアクセスされる従来装置とは異なり、本発明で
はシーケンサが設けられ、このシーケンサが局所
試験データRAMに夫々の時刻に使用されるデー
タ・ベクトルのアドレスを与えることにより、デ
ータ・ベクトル読出しの順序の制御を行う。本実
施例中でＳ／Ｒデータ記憶に用いられる2K語
RAMの場合、わずか11ビツト幅のアドレスが必
要とされるだけである。従つてこれらのアドレス
は局所試験データRAM中に記憶されるデータ・
ベクトル（1056ビツト）よりもずつと短い。その
結果、回路試験にあたつて、局所試験データ
RAMにデータ・ベクトル自体を実際に使用する
順序で冗長に記憶しておき、上から順にアクセス
する装置と比較して、順序情報を表わす一群のア
ドレスを記憶するのに必要とされるメモリはずつ
と少なくてすむ。 順序情報の記憶にあたつては、局所試験データ
RAM内のアクセスされるべきデータ・ベクトル
のアドレスをアクセス順にシーケンサに記憶して
おけば良い。しかしまた、順序情報を圧縮する論
理機能をシーケンサに持たせても良い。本実施例
中のシーケンサは入れ子になつたループやベクト
ル・パラメータを使用するサブルーチン、及び他
のプログラム技法も実行できる様になつている。
これにより、データ・ベクトル・アドレスを単な
る順序付きリストとして記憶するのではなく、順
序情報を言わば一種のプログラムとして記憶する
ことができる。このシーケンサは更にカウンタ／
レジスタ・セツト及びこれに関連する論理回路を
有している。これによりこのカウンタ／レジスタ
を使つてプログラム・ループやサブルーチンの径
路を指示する（keep track of）ことができる。
これに加えて、これらのカウンタ／レジスタはプ
ライオリテイ・エンコーダに接続されている。こ
のプライオリテイ・エンコーダは誘導データ・モ
ードにおいて局所試験データRAMに与えられる
あるこの一連のアドレスを与えることにより、局
所試験RAMから一連のデータ・ベクトルを読み
出してピン駆動回路に送る。誘導データ・モード
では、各ピン駆動回路は与えられるデータによ
り、現在の出力を反転したりあるいは現在の出力
をそのまま維持したりする。局所試験RAM中に
記憶される一連のデータ・ベクトル及び局所試験
RAMに与えられるアドレスのシーケンスを適宜
設定することにより、あるピン駆動回路のグルー
プの出力をあたかもこれらがカウンタの出力であ
るかのように変化させることがきる（このような
一連のデータ・ベクトル及びアドレスのシーケン
スの具体例については実施例中で与える）。この
ように、実際のカウンタ・ハードウエアを設けて
0000→0001→0010→…等のようなカウンタ出力シ
ーケンスを直接的に発生させる代わりに、パター
ン・シーケンス（たとえば上述のような局所試験
RAMに与えられるアドレス・シーケンス）を一
旦作り、このシーケンスに基づいて最終的に必要
とされるカウンタ出力を発生させる、という間接
的な方法を採用することができる。このようにし
て間接的にカウンタ出力を発生させても、その出
力を受け取る側から見ると、あたかもカウンタか
らカウント出力が供給されているかのように見え
る。このようにして実現された「見かけの」カウ
ンタを、以下では間接カウンタと呼ぶ。実際のカ
ウンタ・ハードウエアを設けて実現された「直接
カウンタ」と比較した場合の間接カウンタの利点
は、その柔軟性にある。すなわち間接カウンタに
おいてはカウントを行うための特定の固定された
ハードウエアを持つていないため、データの変更
によつて各種のビツト幅のカウンタやカウント方
式（例えばバイナリ・カウンタ、グレイ・コー
ド・カウンタ等）を自由に切換えることができ、
更に多数の出力端子（試験ピン）のうちのどれに
このカウンタ出力が現れるようにするかも自由に
設定できる。 〔発明の実施例〕 以下、図面を用いて本発明を詳細に説明する。 第１図は本発明にかかる回路試験装置のブロツ
ク図である。本回路試験装置は、データ圧縮を行
うことにより、必要とされるデータ記憶量の低
減、より詳しく言えば所与の回路試験を行うため
に局所試験データRAMにダウンロードする必要
のあるデータ量の低減を図つたものである。最大
264個設けられる試験ピン１１は任意の時間に最
大264個設けられるコネクタに接触し信号を供給
するのに用いられる。コネクタは試験ピンを被試
験回路（以下DUTと称する）の選択された節点
に接続する。各試験ピン１１毎に設けられた４：
１マルチプレクサにより、各ピンは任意の時点の
DUTの４個の節点の１個に接続されることがで
きる。従つて、DUTの最大1056個までの相異な
る節点が最大264個の節点を含むグループとして
まとめてアクセスされることが可能である。本回
路試験装置は回路内試験と同様、従来からの機能
試験用としても使用することができる。回路内試
験を行う場合は、節点はDUT上の全域にわたつ
て分布する。そこで試験ピンからこれら節点への
接続をとるにはたとえば剣山状の接続具（bed−
of−nail fixture）が用いられる。 試験ピン１１の各々は双方向性である。すなわ
ち各試験ピン１１はDUTの選択された節点上で
そこへ試験信号を与えるためにも使えるしまたそ
こでの信号をモニタするために使うこともでき
る。各試験ピン１１はそれに関連付けられたピン
駆動回路１２に夫々接続される。ピン駆動回路１
２は対応する試験ピン１１が接続された節点上で
信号を駆動するか否かを制御する。ピン駆動回路
１２はまた試験ピン１１上に現われる信号をモニ
タすることにより、DUTの選択された節点上の
信号がモニタできる様にする。ピン駆動回路１２
のブロツク図は第２図に示されている。 第２図を参照すれば、試験ピン１１は夫々対応
するピン駆動回路１２内のトライステート・ドラ
イバー２１に接続されている。トライステート・
ドライバ２１はトライステートRAM２２からの
ドライバ・イネーブル信号に対応して活性化され
たり不能化されたりする。トライステート・ドラ
イバ２１の入力はＪ−Ｋフリツプフロツプ２３の
Ｑ出力に接続されている。このＱ出力が与えるの
は、試験ピン１１に与えられる刺激信号又は試験
ピン１１に現れるべき応答のいずれか一方であ
る。Ｊ−Ｋフリツプフロツプ２３により供給され
るＳ／ＲはＪ−ＫフリツプフロツプのＪ入力に接
続された第１データRAM及びＪ−Ｋフリツプフ
ロツプ２３のＫ入力に接続された第２データ
RAM２５の出力に応答して制御される。トライ
ステート・ドライバ２１の入力と出力はXORゲ
ート２６の入力に接続され、試験ピン１１上の信
号の観測及び期待される応答信号との比較が即座
に行える様になつてる。XORゲート２６の出力
はANDゲート２７の一方の入力に接続され、
XORゲート２６の出力の情報が試験において問
題となつていないときにはこの情報をマスクして
CPU１５（第１図）に与えられない様にするこ
ともできる。このマスク処理はマスクRAM２８
からANDゲート２７の他方の入力へマスク信号
を供給することにより行われる。またANDゲー
ト２７はピン合否（pass／fail）信号を生成して
ORゲート２９の入力へ与える。ピン駆動回路１
２の各々は自己のピン合否信号をORゲート２９
の相異なる入力に与えることにより合否信号Ｐ／
ＦをORゲート２９の出力に生成しCPU１５へ送
る。合否信号Ｐ／Ｆは被試験素子が試験ピン１１
に与えられた試験パターンについて合格か不合格
かを示す信号である。各ピン駆動回路１２内の
ANDゲート２７の出力であるピン合否信号はま
た他の11個のピン駆動回路１２からのピン合否信
号とともに22個の並列型のCRC圧縮器２１の１
つに接続され、これらにより試験結果を特徴付け
る最大22個までのシグナチユア（signature）を
生成する。 トライステートRAM２２、第１データRAM
２４、第２データRAM２５及びマスク用RAM
２８をまとめてここでは局所試験データRAM１
３と称する。局所試験データRAM１３はピン駆
動回路１２と協働してＳ／Ｒデータが２つのモー
ドのうちのどちらで用いられるかを定める。この
２つのモードとは直接データ・モード及び誘導デ
ータ・モードである。直接データ・モードにおい
ては、Ｊ−Ｋフリツプフロツプにはデータ０また
はデータ１が供給される。データ０が与えられた
場合はＪ−Ｋフリツプフロツプ２３の出力は低レ
ベルとなり、またデータ１が与えられた場合には
出力は高レベルとなる。誘導データ・モードにお
いては、保持信号（以下、データＫと称する）ま
たは反転信号（以下、データＴと称する）がＪ−
Ｋフリツプフロツプ２３に与えられる。データＫ
が与えられた場合にはＪ−Ｋフリツプフロツプ２
３の状態はそのままに保持され、またデータＴが
与えられた場合には逆の状態へと反転する。第１
データRAM２４及び第２データRAM２５から
のデータにより、データ０，１，Ｋ，Ｔのいずれ
がピン駆動回路１２へ与えられるかが定まる。 トライステートRAM２２からのドライバ・イ
ネーブル信号によりピン駆動回路１２が刺激モー
ドで動作するかあるいは応答モードで動作するか
が定まる。刺激モードにおいてはピン駆動回路１
２は試験ピン１１へ信号を与えることがきる様に
活性化される。また応答モードにおいては、ピン
駆動回路１２は不活性化され、試験ピン１１に現
れたピン試験回路上の信号がＪ−Ｋフリツプフロ
ツプ２３の出力に現れる期待応答信号とXORゲ
ート２６によつて比較されるだけである。刺激モ
ードにおいてもXORゲート２６による比較を行
うことにより、試験ピン１１上の実際の信号がＪ
−Ｋフリツプフロツプ２３出力、すなわち試験ピ
ン１１がとるべき信号と一致しているかどうかの
確認がなされる。応答モードにおいて信号データ
の比較が即座になされることから、検出された応
答をわざわざCPU１５へ読込んでそこで期待さ
れる応答との比較を行う必要はなくなる。その結
果、試験の処理速度が向上する。 合否信号はまた実時間でDUTの試験を制御す
るためにも使用できる。それ故、CPU１５は合
否信号に応答する。たとえば、以下で詳しく議論
される様に、試験シーケンス情報を入れ子になつ
たループや条件分岐を含む試験プログラムの形態
で記憶しておくことができる。この様な試験プロ
グラムは条件分岐点において合否信号を使用する
ことができる。これにより簡単なホーミング
（homing）手続きの使用が可能となる。すなわち
このホーミング手続きにおいては、期待される応
答をホーミングされるべき回路部品のホーム状態
を表わすものにしておくとともに、当該回路部品
の状態を次々に変化させていく。そして、この逐
次変化の打ち切りの判定は、信号レベルの検知を
行つているいくつかの回路節点の状態がこれら回
路節点に期待される応答としてピン駆動回路内に
設定されたものと同じになつたことを合否信号が
示すことをもつて行う。ホーミングされるべき回
路部品がどの様な状態径路をたどるかということ
は、一般には個々の回路部品や設計上の選択の函
数である。しかしながら本システムでは、上述の
様な手続きにより、検出されたデータとホーム状
態に対応する応答データとCPU内で突き合わせ
るという時間のかかる処理をする必要がなくな
る。従つて、次の様な極めて簡単なホーミング手
段を使用することができる。すなわち、状態変化
中にホーム状態が検出されるまで素子をその可能
な全状態にわたつて単に次々と変化させていくだ
けでよい。これにより、非常に低速である回路試
験装置ソフトウエア試験速度のかわりに、高速で
あるハードウエア試験速度で回路部品をホーミン
グすることが可能となる。 局所試験データRAM１３からピン駆動回路１
２へ渡されるＳ／Ｒデータによつて定まる全状態
を表１に示す。ここでの状態としては、刺激モー
ドにおけるデータ０，１，Ｋ，Ｔであるところの
局所試験データ状態S0，S1，SK，ST、応答モ
ードにおけるデータ０，１，Ｋ，Ｔであることこ
の局所試験データ状態R0，R1，RK，RT、更に
いわゆるドント・ケア（don'care）状態Ｘがあ
る。ドント・ケア状態Ｘにおいては、刺激のため
のデータが試験ピン１１に印加されることもなけ
れば、また合否（pass／fail）情報が生成される
こともない。
された何本かの試験ピン上の信号値を、あたかも
そこにカウンタが直接接続されているかのように
変化させることのできる回路試験方式に関する。 〔従来技術及びその問題点〕 前世代の回路試験装置においては、機能試験
（functional testing）として知られている方法に
よつて回路試験が行なわれていた。これによれ
ば、試験信号は被試験回路の入力に与えられ、こ
の回路の出力は回路の出力のみにおいてモニタさ
れる。この様な機能試験は少なくとも２つの重大
な制限を被つている。それは第１には、被試験回
路はそれぞれ独自な構成になつているので、それ
ぞれの回路に適する試験パターンを決めるのが困
難なことである。第２には、障害の分離
（isolation）を行うためには回路を逆にたどる
（backtrack）ことが必要で、自動診断には役立
たない。 上述の制限はある種の順序要素（RAM、フリ
ツプ・フロツプ等。すなわち記憶要素と言つても
良い）を含む回路を試験する際、特に深刻にな
る。というのはこの様な回路の出力は与えられた
試験信号の函数であるだけではなく回路状態の函
数でもあるからである。順序要素を含む回路の状
態を知るためには、順序要素がホーム・ステート
（home state）として知られている所望の状態に
入るまで順序要素の入力に入力を与えることが一
般に必要である。これらの信号を印加していくこ
とはホーミング（homing）として知られている。
機能試験においては回路の入力に与えられる試験
信号とその結果個々の回路部品に与えられる信号
との関係が複雑であるため、被試験回路をホー
ム・ステートにするためにはどんな信号を回路の
入力に与えなければならないかを決めることは極
めて困難である。機能試験にはこの様な制限があ
ある結果、多くの回路試験装置は回路内試験（in
−circuit testing）として知られる技術を用いて
いる。この技術においては、個々の部品の直接的
試験を行うため、試験信号を各部品の入力に直接
与え、その結果の出力信号を各部品の出力で観測
することで試験している。 回路内試験により回路試験の徹底性は大きく向
上したのだが、残念ながらこれによりいくつかの
問題がもたらされた。回路節点の逆駆動（back
−driving）（すなわち、回路節点電圧をそこに接
続された前段の回路部品の出力によつてその回路
節点に与えられた電圧レベルと異なるレベルに強
制的に変化させる試験信号を与えること）を行う
結果、回路部品を加熱させ、試験時間があまり長
くなると（数百ミリ秒程度）、その回路部品を破
壊してしまうことがある。完全な回路内試験のた
めに必要な試験信号の数は機能試験の場合に比べ
てかなり多い。回路の複雑さとスピードが増すに
つれて必要な試験信号の数はまた劇的に増大す
る。多種の回路を試験するため回路試験装置内に
記憶されなければならない情報の量は極めて多く
なり今や記憶しておかねばならない試験情報量を
圧縮することにより過熱のため起り得る破壊を最
小化し、試験装置が必要とするメモリを少なくし
また試験装置の処理能力すなわちスループツトを
増大させることが真に必要となつた。 ゼーンテル・トラブルシユータ（Zehntel
Troubleshooter）800回路試験装置においては、
入力試験ピンに試験信号を与えるためグレイ・コ
ード（Gray code）カウンタが用いられている。
入力試験ピンは各々このカウンタの１つのビツト
に接続される。このカウンタが被試験回路に与え
られる刺激（stimulus）すなわち試験信号の主要
な発生源である。各出力ピンから得られる出力信
号（すなわち被試験回路が発生した信号）は直列
サイクリツリ・リダンダンシ・チエツク（CRC）
圧縮技術によつて圧縮され、ピン毎にシグナチユ
ア（signature）として知られている圧縮された
出力データ情報が生成される。直列CRC圧縮器
を１つしか有していない試験システムにおいて
は、Ｎ個の出力を有する素子の試験のため刺激を
与えて応答を検出するということをＮ回繰り返さ
なけれならない。この様にして得られた各シグナ
チユアは既知の良品回路から得られたシグナチユ
アと比較されて回路の不良動作のチエツクを受け
る。この様なシステムの適合性は、ROMや
RAMの様にアルゴリズム的に試験できる回路用
の試験信号セツトを生成する場合と比べ、所定の
乱数的な（random）試験信号セツトを生成する
場合の方がかなり悪い（なお、この乱数的な試験
信号セツトは、少なくとも典型的な中規模集積回
路の試験に必要なものを考えている）。また、こ
のシステムにおける入力試験信号が乱数的である
ため、被試験回路の各部品をホーム・ステートに
するには本システムはあまり適していない。 ジエンラド社（GenRad，Inc.）製モデル2270
回路試験装置の様な他の種類の回路試験装置にお
いては、被試験回路の各節点は、夫々ピンに接続
される。各ピンには試験信号が与えられるか、あ
るいはそこにおける出力信号がモニタされる。各
ピンはいろいろな試験サイクルにおいて試験信号
を与えるのに使われたり、またこのピンでモニタ
された信号と期待される信号との比較が行なわれ
たりする。高速で回路を試験するため、各ピンは
夫夫関連するRAMに接続される。各RAMには
対応するピンについての刺激応答信号
（stimulus／response、以下Ｓ／Ｒと称する）デ
ータが記憶されている。この構成により、Ｓ／Ｒ
データを短時間のうちに一気にピンに与えること
ができる。不都合なことには、１本のピンに関連
付けられているRAMは普通は1Kビツト程度の容
量しか有していないため、多くの回路試験におい
てはデイスク・メモリ等の大容量記憶装置からこ
れらのＳ／Ｒデータ用RAMに大量のデータをダ
ウンロードしなければならない。この大量のデー
タのダウンロードにより完全な回路試験を行うに
は、各RAMにおいて何度も再ロードを行なわね
ばならない。たとえば64K RAMの完全な試験を
行うには、Ｓ／Ｒ用データRAMに250回程度の
再ロードをせねばならない。この様な再ロードに
必要とされる時間により、多くの試験では試験時
間が著しく長くなる。その結果、回路試験装置の
処理能力が低下し、また被試験回路を破壊する危
険性が大きくなる。 また、回路試験技術分野ではビツトパターンの
循環する系列、つまりカウンタの出力シーケン
ス、を被試験回路に与えて、それに対する被試験
回路の応答を観測することがしばしば必要とな
る。ここで必要となるカウンタの形式（通常の２
進カウンタ、グレイ・コード・カウンタ等）、ビ
ツト幅、どのピンに出力するか等は、被試験回路
の構造などによつて大きく変わる。従つて、ハー
ドウエアのカウンタを設けるという構成を取つた
場合は、上述したようなカウンタ出力に対する多
様な要求を全て満足しようとすると、必要なハー
ドウエアが極めて複雑になつてしまう。そのた
め、ハードウエア・カウンタを使用する構成で
は、カウンタ出力の柔軟性に大きな制限が課せら
れる。ハードウエア・カウンタを使用せず、カウ
ンタ出力シーケンスを表現するビツト・パターン
のシーケンスを局所試験データRAMに入れてお
くという方法もあるが、この場合はこのシーケン
スを表現するためのデータ量が大きくなつてしま
い、必要とされる局所試験データRAMの容量も
増大するという問題がある。 〔発明の目的〕 本発明は上述の従来技術の問題点を解消した新
規な回路試験方式を提供し、わずかのデータ量で
カウンタ出力信号を試験ピン上に発生させること
ができるようにすることを目的とする。 〔発明の概要〕 回路試験装置の処理能力の向上及び被試験回路
の破壊の危険性の低減のためには、各回路の試験
に要する時間を短縮することが有効である。以下
に開示される発明の実施例においては、１つの試
験毎に必要とされる時間を短縮しながらも他方で
は、アルゴリズム的試験信号と乱数的試験信号の
生成による回路試験のどちらも効率的に行なえる
試験信号生成の充分な柔軟性も兼ね備えている。
この試験装置は一式の双方向性試験ピンを備えて
いる。双方向性試験ピンとはすなわち試験ピン毎
に独立にピン合否信号に試験信号を与えるために
用いたり、あるいは被試験回路上の信号出力をモ
ニタするために用いることができるということで
ある。各試験ピンには夫々別個の局所試験データ
RAMが関連付けられている。局所試験データ
RAMは関連する試験ピンで使用されるＳ／Ｒデ
ータを記憶する。回路試験を行うために必要なデ
ータのダウンロード量を低減するため、局所試験
データRAMに記憶されるＳ／Ｒデータは圧縮さ
れている。データのダウンロード量をこの様に低
減することにより、試験時間が短縮され、その結
果、被試験回路の発熱量も低減される。本発明に
より得られるデータ圧縮の結果、通常は試験中に
おけるＳ／Ｒデータの再ロードは不要になる。し
かしながら、本発明はデータ圧縮を用いた後でも
なお再ロードの必要性が残る場合にも適用でき
る。 各試験ピン毎に発生される試験信号は次の２つ
のモード、すなわち直接データ・モード（raw
date mode）と誘導データ・モード（derivative
date mode）、のいずれか一方で変化する。直接
データ・モードでは、Ｓ／Ｒデータはピン上の信
号が高レベル（状態１）に駆動されるかそれとも
低レベル（状態０）に駆動されるかを指示する。
もちろん高低レベルと状態１，０の対応を上とは
逆にしても本発明は全く同様に機能する。誘導デ
ータ・モードでは、Ｓ／Ｒデータが指示するの
は、試験ピン上のデータが現在の状態を保つべき
か（Ｋ）それとも現在の状態から反転されるべき
か（Ｔ）ということである。たとえば現在の状態
が低レベルであるとすれば、データＫは現在の状
態をそのまま保持させ、データＴは状態を反映さ
せて高レベルに駆動する。試験ピンは夫々直接デ
ータ・モードと誘導データ・モードの両方で動作
することができるピン駆動回路に接続されてい
る。このピン駆動回路はまたピン上の信号をモニ
タしてこれを当該ピンに現れるはずの信号と即座
に（すなわち、各データがモニタされる都度）比
較する。この比較結果に応答してピン合否信号
（pin pass／fail signal）が生成される。ピン合
否信号は試験プロセスがこの情報を必要とするか
否かに基づいて活性化または抑止される。ピン合
否信号を即座に生成することにより回路部品をホ
ーム・ステートにする処理が簡単になる。すなわ
ち、ホーム・ステートにおいて各試験ピンでモニ
タされる信号を応答信号データとし、これをその
部品からの出力信号と比較すれば良い。これらの
ピン合否信号はまた12個ずつグループ化されて並
列CRC圧縮器に送られ、シグナチユアとして知
られる圧縮されたデータが生成される。 ピン駆動回路は夫々そのピン駆動回路に関連す
る試験ピンに関連付けられた局所試験データ
RAMに接続される。各局所試験データRAMは
４ビツト幅であり、関連するピン駆動回路様の
Ｓ／Ｒデータを記憶する。この４ビツト幅は当該
局所試験データRAMに関連付けらたピン駆動回
路によつて並列に読出される。各局所試験データ
RAMは同じアドレス範囲を有する。全ての局所
試験データRAM中の同一アドレスを有するビツ
トをまとめてデータ・ベクトルと呼ぶ。局所試験
データRAMは単一のデータ・ベクトル・アドレ
スによつて皆が同時にアクセスされる。そしてこ
の様なアクセスの結果得られるデータ・ベクトル
に各ピン駆動回路が応答することにより、試験ピ
ン群上にベクトルと呼ばれる信号のパターンが生
成される。以下で詳細に説明する実施例におい
て、264本の試験ピンが設けられているので、各
データ・ベクトルは1056ビツト幅である。 局所試験データRAMには所与の回路試験の間
に使用される各データ・ベクトルは唯１つしか含
まれていない。つまり、局所試験データRAM中
には、１つの回路試験で使用されるデータ・ベク
トルの夫々について同じものは１つしか記憶され
ていない。この様に冗長なデータ・ベクトルを消
去することにより、局所試験データRAM中に記
憶されるデータ量が圧縮される。これによつて所
与の回路試験を行うために必要なダウンロード・
データ量が減少する。各データ・ベクトルは唯１
つしか局所試験データRAM内に記憶されていな
いため、局所試験データRAM内のデータが順番
にアクセスされる従来装置とは異なり、本発明で
はシーケンサが設けられ、このシーケンサが局所
試験データRAMに夫々の時刻に使用されるデー
タ・ベクトルのアドレスを与えることにより、デ
ータ・ベクトル読出しの順序の制御を行う。本実
施例中でＳ／Ｒデータ記憶に用いられる2K語
RAMの場合、わずか11ビツト幅のアドレスが必
要とされるだけである。従つてこれらのアドレス
は局所試験データRAM中に記憶されるデータ・
ベクトル（1056ビツト）よりもずつと短い。その
結果、回路試験にあたつて、局所試験データ
RAMにデータ・ベクトル自体を実際に使用する
順序で冗長に記憶しておき、上から順にアクセス
する装置と比較して、順序情報を表わす一群のア
ドレスを記憶するのに必要とされるメモリはずつ
と少なくてすむ。 順序情報の記憶にあたつては、局所試験データ
RAM内のアクセスされるべきデータ・ベクトル
のアドレスをアクセス順にシーケンサに記憶して
おけば良い。しかしまた、順序情報を圧縮する論
理機能をシーケンサに持たせても良い。本実施例
中のシーケンサは入れ子になつたループやベクト
ル・パラメータを使用するサブルーチン、及び他
のプログラム技法も実行できる様になつている。
これにより、データ・ベクトル・アドレスを単な
る順序付きリストとして記憶するのではなく、順
序情報を言わば一種のプログラムとして記憶する
ことができる。このシーケンサは更にカウンタ／
レジスタ・セツト及びこれに関連する論理回路を
有している。これによりこのカウンタ／レジスタ
を使つてプログラム・ループやサブルーチンの径
路を指示する（keep track of）ことができる。
これに加えて、これらのカウンタ／レジスタはプ
ライオリテイ・エンコーダに接続されている。こ
のプライオリテイ・エンコーダは誘導データ・モ
ードにおいて局所試験データRAMに与えられる
あるこの一連のアドレスを与えることにより、局
所試験RAMから一連のデータ・ベクトルを読み
出してピン駆動回路に送る。誘導データ・モード
では、各ピン駆動回路は与えられるデータによ
り、現在の出力を反転したりあるいは現在の出力
をそのまま維持したりする。局所試験RAM中に
記憶される一連のデータ・ベクトル及び局所試験
RAMに与えられるアドレスのシーケンスを適宜
設定することにより、あるピン駆動回路のグルー
プの出力をあたかもこれらがカウンタの出力であ
るかのように変化させることがきる（このような
一連のデータ・ベクトル及びアドレスのシーケン
スの具体例については実施例中で与える）。この
ように、実際のカウンタ・ハードウエアを設けて
0000→0001→0010→…等のようなカウンタ出力シ
ーケンスを直接的に発生させる代わりに、パター
ン・シーケンス（たとえば上述のような局所試験
RAMに与えられるアドレス・シーケンス）を一
旦作り、このシーケンスに基づいて最終的に必要
とされるカウンタ出力を発生させる、という間接
的な方法を採用することができる。このようにし
て間接的にカウンタ出力を発生させても、その出
力を受け取る側から見ると、あたかもカウンタか
らカウント出力が供給されているかのように見え
る。このようにして実現された「見かけの」カウ
ンタを、以下では間接カウンタと呼ぶ。実際のカ
ウンタ・ハードウエアを設けて実現された「直接
カウンタ」と比較した場合の間接カウンタの利点
は、その柔軟性にある。すなわち間接カウンタに
おいてはカウントを行うための特定の固定された
ハードウエアを持つていないため、データの変更
によつて各種のビツト幅のカウンタやカウント方
式（例えばバイナリ・カウンタ、グレイ・コー
ド・カウンタ等）を自由に切換えることができ、
更に多数の出力端子（試験ピン）のうちのどれに
このカウンタ出力が現れるようにするかも自由に
設定できる。 〔発明の実施例〕 以下、図面を用いて本発明を詳細に説明する。 第１図は本発明にかかる回路試験装置のブロツ
ク図である。本回路試験装置は、データ圧縮を行
うことにより、必要とされるデータ記憶量の低
減、より詳しく言えば所与の回路試験を行うため
に局所試験データRAMにダウンロードする必要
のあるデータ量の低減を図つたものである。最大
264個設けられる試験ピン１１は任意の時間に最
大264個設けられるコネクタに接触し信号を供給
するのに用いられる。コネクタは試験ピンを被試
験回路（以下DUTと称する）の選択された節点
に接続する。各試験ピン１１毎に設けられた４：
１マルチプレクサにより、各ピンは任意の時点の
DUTの４個の節点の１個に接続されることがで
きる。従つて、DUTの最大1056個までの相異な
る節点が最大264個の節点を含むグループとして
まとめてアクセスされることが可能である。本回
路試験装置は回路内試験と同様、従来からの機能
試験用としても使用することができる。回路内試
験を行う場合は、節点はDUT上の全域にわたつ
て分布する。そこで試験ピンからこれら節点への
接続をとるにはたとえば剣山状の接続具（bed−
of−nail fixture）が用いられる。 試験ピン１１の各々は双方向性である。すなわ
ち各試験ピン１１はDUTの選択された節点上で
そこへ試験信号を与えるためにも使えるしまたそ
こでの信号をモニタするために使うこともでき
る。各試験ピン１１はそれに関連付けられたピン
駆動回路１２に夫々接続される。ピン駆動回路１
２は対応する試験ピン１１が接続された節点上で
信号を駆動するか否かを制御する。ピン駆動回路
１２はまた試験ピン１１上に現われる信号をモニ
タすることにより、DUTの選択された節点上の
信号がモニタできる様にする。ピン駆動回路１２
のブロツク図は第２図に示されている。 第２図を参照すれば、試験ピン１１は夫々対応
するピン駆動回路１２内のトライステート・ドラ
イバー２１に接続されている。トライステート・
ドライバ２１はトライステートRAM２２からの
ドライバ・イネーブル信号に対応して活性化され
たり不能化されたりする。トライステート・ドラ
イバ２１の入力はＪ−Ｋフリツプフロツプ２３の
Ｑ出力に接続されている。このＱ出力が与えるの
は、試験ピン１１に与えられる刺激信号又は試験
ピン１１に現れるべき応答のいずれか一方であ
る。Ｊ−Ｋフリツプフロツプ２３により供給され
るＳ／ＲはＪ−ＫフリツプフロツプのＪ入力に接
続された第１データRAM及びＪ−Ｋフリツプフ
ロツプ２３のＫ入力に接続された第２データ
RAM２５の出力に応答して制御される。トライ
ステート・ドライバ２１の入力と出力はXORゲ
ート２６の入力に接続され、試験ピン１１上の信
号の観測及び期待される応答信号との比較が即座
に行える様になつてる。XORゲート２６の出力
はANDゲート２７の一方の入力に接続され、
XORゲート２６の出力の情報が試験において問
題となつていないときにはこの情報をマスクして
CPU１５（第１図）に与えられない様にするこ
ともできる。このマスク処理はマスクRAM２８
からANDゲート２７の他方の入力へマスク信号
を供給することにより行われる。またANDゲー
ト２７はピン合否（pass／fail）信号を生成して
ORゲート２９の入力へ与える。ピン駆動回路１
２の各々は自己のピン合否信号をORゲート２９
の相異なる入力に与えることにより合否信号Ｐ／
ＦをORゲート２９の出力に生成しCPU１５へ送
る。合否信号Ｐ／Ｆは被試験素子が試験ピン１１
に与えられた試験パターンについて合格か不合格
かを示す信号である。各ピン駆動回路１２内の
ANDゲート２７の出力であるピン合否信号はま
た他の11個のピン駆動回路１２からのピン合否信
号とともに22個の並列型のCRC圧縮器２１の１
つに接続され、これらにより試験結果を特徴付け
る最大22個までのシグナチユア（signature）を
生成する。 トライステートRAM２２、第１データRAM
２４、第２データRAM２５及びマスク用RAM
２８をまとめてここでは局所試験データRAM１
３と称する。局所試験データRAM１３はピン駆
動回路１２と協働してＳ／Ｒデータが２つのモー
ドのうちのどちらで用いられるかを定める。この
２つのモードとは直接データ・モード及び誘導デ
ータ・モードである。直接データ・モードにおい
ては、Ｊ−Ｋフリツプフロツプにはデータ０また
はデータ１が供給される。データ０が与えられた
場合はＪ−Ｋフリツプフロツプ２３の出力は低レ
ベルとなり、またデータ１が与えられた場合には
出力は高レベルとなる。誘導データ・モードにお
いては、保持信号（以下、データＫと称する）ま
たは反転信号（以下、データＴと称する）がＪ−
Ｋフリツプフロツプ２３に与えられる。データＫ
が与えられた場合にはＪ−Ｋフリツプフロツプ２
３の状態はそのままに保持され、またデータＴが
与えられた場合には逆の状態へと反転する。第１
データRAM２４及び第２データRAM２５から
のデータにより、データ０，１，Ｋ，Ｔのいずれ
がピン駆動回路１２へ与えられるかが定まる。 トライステートRAM２２からのドライバ・イ
ネーブル信号によりピン駆動回路１２が刺激モー
ドで動作するかあるいは応答モードで動作するか
が定まる。刺激モードにおいてはピン駆動回路１
２は試験ピン１１へ信号を与えることがきる様に
活性化される。また応答モードにおいては、ピン
駆動回路１２は不活性化され、試験ピン１１に現
れたピン試験回路上の信号がＪ−Ｋフリツプフロ
ツプ２３の出力に現れる期待応答信号とXORゲ
ート２６によつて比較されるだけである。刺激モ
ードにおいてもXORゲート２６による比較を行
うことにより、試験ピン１１上の実際の信号がＪ
−Ｋフリツプフロツプ２３出力、すなわち試験ピ
ン１１がとるべき信号と一致しているかどうかの
確認がなされる。応答モードにおいて信号データ
の比較が即座になされることから、検出された応
答をわざわざCPU１５へ読込んでそこで期待さ
れる応答との比較を行う必要はなくなる。その結
果、試験の処理速度が向上する。 合否信号はまた実時間でDUTの試験を制御す
るためにも使用できる。それ故、CPU１５は合
否信号に応答する。たとえば、以下で詳しく議論
される様に、試験シーケンス情報を入れ子になつ
たループや条件分岐を含む試験プログラムの形態
で記憶しておくことができる。この様な試験プロ
グラムは条件分岐点において合否信号を使用する
ことができる。これにより簡単なホーミング
（homing）手続きの使用が可能となる。すなわち
このホーミング手続きにおいては、期待される応
答をホーミングされるべき回路部品のホーム状態
を表わすものにしておくとともに、当該回路部品
の状態を次々に変化させていく。そして、この逐
次変化の打ち切りの判定は、信号レベルの検知を
行つているいくつかの回路節点の状態がこれら回
路節点に期待される応答としてピン駆動回路内に
設定されたものと同じになつたことを合否信号が
示すことをもつて行う。ホーミングされるべき回
路部品がどの様な状態径路をたどるかということ
は、一般には個々の回路部品や設計上の選択の函
数である。しかしながら本システムでは、上述の
様な手続きにより、検出されたデータとホーム状
態に対応する応答データとCPU内で突き合わせ
るという時間のかかる処理をする必要がなくな
る。従つて、次の様な極めて簡単なホーミング手
段を使用することができる。すなわち、状態変化
中にホーム状態が検出されるまで素子をその可能
な全状態にわたつて単に次々と変化させていくだ
けでよい。これにより、非常に低速である回路試
験装置ソフトウエア試験速度のかわりに、高速で
あるハードウエア試験速度で回路部品をホーミン
グすることが可能となる。 局所試験データRAM１３からピン駆動回路１
２へ渡されるＳ／Ｒデータによつて定まる全状態
を表１に示す。ここでの状態としては、刺激モー
ドにおけるデータ０，１，Ｋ，Ｔであるところの
局所試験データ状態S0，S1，SK，ST、応答モ
ードにおけるデータ０，１，Ｋ，Ｔであることこ
の局所試験データ状態R0，R1，RK，RT、更に
いわゆるドント・ケア（don'care）状態Ｘがあ
る。ドント・ケア状態Ｘにおいては、刺激のため
のデータが試験ピン１１に印加されることもなけ
れば、また合否（pass／fail）情報が生成される
こともない。
【表】
以上説明したように、本発明の回路試験方式を
用いることにより、ハードウエア・カウンタを用
意しておかなくても、簡単な構成かつ少ないデー
タ量で、任意の試験ピン上の信号値が、それらの
ピンにあたかも２進カウンタ、グレイ・コード・
カウンタ、その他任意の形式のカウンタの出力が
接続されているかのように変化するように制御で
きる。回路試験を行うに当たつては、被試験回路
に対して各種のカウンタ出力シーケンスを与え、
それに対する被試験回路の応答を観測することが
しばしば行われる。このようなカウンタ出力をど
の試験ピンに与えるか、またどの形式で何ビツト
幅のカウンタ出力を与えるかなどは、被試験回路
の構造などによつて大きく変化する。本発明で
は、固定されたハードウエア・カウンタを使用す
る必要がないので、極めて多様なカウンタ出力を
被試験回路に与えることができるという高度の柔
軟性を持つている。
用いることにより、ハードウエア・カウンタを用
意しておかなくても、簡単な構成かつ少ないデー
タ量で、任意の試験ピン上の信号値が、それらの
ピンにあたかも２進カウンタ、グレイ・コード・
カウンタ、その他任意の形式のカウンタの出力が
接続されているかのように変化するように制御で
きる。回路試験を行うに当たつては、被試験回路
に対して各種のカウンタ出力シーケンスを与え、
それに対する被試験回路の応答を観測することが
しばしば行われる。このようなカウンタ出力をど
の試験ピンに与えるか、またどの形式で何ビツト
幅のカウンタ出力を与えるかなどは、被試験回路
の構造などによつて大きく変化する。本発明で
は、固定されたハードウエア・カウンタを使用す
る必要がないので、極めて多様なカウンタ出力を
被試験回路に与えることができるという高度の柔
軟性を持つている。
第１図は本発明にかかる回路試験装置のブロツ
ク図、第２図は第１図中のデータ・アドレス・バ
スから試験ピンの１本までの部分のブロツク部、
第３Ａ図ないし第３Ｄ図は本発明にかかる回路試
験装置の間接カウンタ動作を説明する図である。 １１……試験ピン、１２……ピン駆動回路、１
３……局所試験データRAM、１４……データ・
ベクトル・アドレス・バス、１５……CPU、１
６……シーケンサ、１７……プログラムRAM、
１８……MUX、１９……カウンタ／レジスタ、
１１１……カウンタ選択線、１１２……プライオ
リテイ・エンコーダ、１１３……エンコーダ
RAM、２１……トライステート・ドライバ、２
２……トライステートRAM、２３……Ｊ−Ｋフ
リツプフロツプ、２４……第１データRAM、２
５……第２データRAM、２６……XORゲート、
２７……ANDゲート、２８……マスク用RAM、
２９……ORゲート、２１０……CRC圧縮器、
Ｐ／Ｆ……合否信号。
ク図、第２図は第１図中のデータ・アドレス・バ
スから試験ピンの１本までの部分のブロツク部、
第３Ａ図ないし第３Ｄ図は本発明にかかる回路試
験装置の間接カウンタ動作を説明する図である。 １１……試験ピン、１２……ピン駆動回路、１
３……局所試験データRAM、１４……データ・
ベクトル・アドレス・バス、１５……CPU、１
６……シーケンサ、１７……プログラムRAM、
１８……MUX、１９……カウンタ／レジスタ、
１１１……カウンタ選択線、１１２……プライオ
リテイ・エンコーダ、１１３……エンコーダ
RAM、２１……トライステート・ドライバ、２
２……トライステートRAM、２３……Ｊ−Ｋフ
リツプフロツプ、２４……第１データRAM、２
５……第２データRAM、２６……XORゲート、
２７……ANDゲート、２８……マスク用RAM、
２９……ORゲート、２１０……CRC圧縮器、
Ｐ／Ｆ……合否信号。
Claims (1)
- 【特許請求の範囲】 １ 被試験回路に夫々接続される複数の試験ピン
と、 前記試験ピン毎に現在の信号値を変化させるか
否かを指示する誘導データ・モードのベクトルに
応答して前記試験ピンを駆動する駆動手段と を設け、試験信号のシーケンスを前記試験ピンを
介して前記被試験回路に与える回路試験方式にお
いて、 前記駆動手段に誘導データ・モードのベクトル
のシーケンスを与え、 前記誘導データ・モードのベクトルのシーケン
スは、ｍ番目のベクトルに応答して前記駆動手段
が前記試験ピンの内の予め定められたｎ本に対し
て出力させた一組の信号値が表す数値を１だけ増
加あるいは減少させるベクトルを（ｍ＋１）番目
のベクトルとすることによつて定める ことにより前記ｎ本の試験ピンに対して順次増加
あるいは減少する試験信号のシーケンスを与える
ことを特徴とする回路試験方式。 ２ カウンタ出力を順次与えるｎビツトのカウン
タと、 前記カウンタ出力に応答して当該カウンタ出力
中の値０を取る最下位のビツトのビツト位置を表
する信号を生成するプライオリテイエンコーダ とを設け、 順次出力される前記カウンタ出力に応答する前
記プライオリテイエンコーダの出力信号に応答し
て、前記出力信号が前記カウンタ出力の値０を取
る最下位のビツトのビツト位置が前記カウンタの
最下位ビツト位置から数えて何番目であるかに従
つて発生すべき前記誘導データ・モードのベクト
ルを選択することを特徴とする特許請求の範囲第
１項記載の回路試験方式。 ３ 前記一連の誘導データ・モードのベクトルは
発生される可能性のある前記誘導データ・モード
のベクトルの集合を記憶するメモリ手段と、 前記プライオリテイエンコーダの出力信号に応
答して、前記メモリ手段中の発生すべき誘導デー
タ・モードのベクトルが記憶されているアドレス
を発生する手段 とを設けることにより発生することを特徴とする
特許請求の範囲第１項記載の回路試験方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/503,464 US4652814A (en) | 1983-06-13 | 1983-06-13 | Circuit testing utilizing data compression and derivative mode vectors |
| US503464 | 1983-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6013270A JPS6013270A (ja) | 1985-01-23 |
| JPH0560068B2 true JPH0560068B2 (ja) | 1993-09-01 |
Family
ID=24002202
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59122894A Granted JPS6013268A (ja) | 1983-06-13 | 1984-06-13 | 回路試験装置及び方法 |
| JP59122895A Granted JPS6013269A (ja) | 1983-06-13 | 1984-06-13 | ホーミング方法 |
| JP59122896A Granted JPS6013270A (ja) | 1983-06-13 | 1984-06-13 | 回路試験方式 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59122894A Granted JPS6013268A (ja) | 1983-06-13 | 1984-06-13 | 回路試験装置及び方法 |
| JP59122895A Granted JPS6013269A (ja) | 1983-06-13 | 1984-06-13 | ホーミング方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4652814A (ja) |
| EP (1) | EP0131349B1 (ja) |
| JP (3) | JPS6013268A (ja) |
| DE (1) | DE3466290D1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3515802A1 (de) * | 1985-05-02 | 1986-11-06 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur schnellen erzeugung von grossen pruefdatenwortmengen in einer pruefeinrichtung |
| US4931723A (en) * | 1985-12-18 | 1990-06-05 | Schlumberger Technologies, Inc. | Automatic test system having a "true tester-per-pin" architecture |
| CA1251575A (en) * | 1985-12-18 | 1989-03-21 | A. Keith Jeffrey | Automatic test system having a "true tester-per-pin" architecture |
| JPH0746127B2 (ja) * | 1986-05-20 | 1995-05-17 | 三菱電機株式会社 | 半導体試験装置 |
| JPH0723906Y2 (ja) * | 1987-05-29 | 1995-05-31 | アンプ・インコ−ポレ−テッド | 電気接触子 |
| JPS6420677U (ja) * | 1987-07-28 | 1989-02-01 | ||
| DD275546A1 (de) * | 1988-09-16 | 1990-01-24 | Adw Ddr Kybernetik Inf | Verfahren und anordnung zum testen von mikrorechnergesteuerten baugruppen und geraeten |
| FR2649798B1 (fr) * | 1989-07-13 | 1991-09-27 | Dassault Electronique | Dispositif de test d'un circuit electronique |
| FR2659144B2 (fr) * | 1989-07-13 | 1992-07-24 | Dassault Electronique | Dispositif electronique de test d'un reseau de composants, notamment un circuit electronique. |
| US5001418A (en) * | 1989-12-06 | 1991-03-19 | Posse Kenneth E | Method for compressing data-vectors for a circuit board testing machine |
| EP0462743A1 (en) * | 1990-06-20 | 1991-12-27 | AT&T Corp. | Method and apparatus for accomplishing output-specific data compaction |
| US5321701A (en) * | 1990-12-06 | 1994-06-14 | Teradyne, Inc. | Method and apparatus for a minimal memory in-circuit digital tester |
| US5483544A (en) * | 1991-02-05 | 1996-01-09 | Vlsi Technology, Inc. | Vector-specific testability circuitry |
| US5515383A (en) * | 1991-05-28 | 1996-05-07 | The Boeing Company | Built-in self-test system and method for self test of an integrated circuit |
| JPH05260866A (ja) * | 1991-07-05 | 1993-10-12 | Benii Toyama Kk | 海苔網用べた流し枠 |
| US5402427A (en) * | 1992-06-18 | 1995-03-28 | Hewlett-Packard Company | Circuit tester with coincident sequencing of independently compressed test data matrix segments |
| US5345450A (en) * | 1993-03-26 | 1994-09-06 | Vlsi Technology, Inc. | Method of compressing and decompressing simulation data for generating a test program for testing a logic device |
| US5390194A (en) * | 1993-11-17 | 1995-02-14 | Grumman Aerospace Corporation | ATG test station |
| US5548718A (en) * | 1994-01-07 | 1996-08-20 | Microsoft Corporation | Method and system for determining software reliability |
| DE69502827T2 (de) * | 1995-08-10 | 1998-10-15 | Hewlett Packard Gmbh | Elektronischer Schaltungs- oder Kartenprüfer und Verfahren zur Prüfung einer elektronischen Vorrichtung |
| EP0882991B1 (en) * | 1997-05-22 | 1999-03-17 | Hewlett-Packard Company | Decompression circuit |
| KR19990018125A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | Ic칩 검사용 테스터데이타 압축방법과 그 압축장치 및 ic칩용 테스터장치와 그 테스터방법 |
| US5825787A (en) * | 1997-11-25 | 1998-10-20 | Xilinx, Inc. | System and method for accessing a test vector memory |
| US6826721B2 (en) | 2001-11-01 | 2004-11-30 | Agilent Technoloiges, Inc. | Data accelerator and methods for increasing data throughput |
| US6865704B2 (en) * | 2001-11-09 | 2005-03-08 | Agilent Technologies, Inc. | Scan multiplexing for increasing the effective scan data exchange rate |
| US6671839B1 (en) * | 2002-06-27 | 2003-12-30 | Logicvision, Inc. | Scan test method for providing real time identification of failing test patterns and test bist controller for use therewith |
| US7842013B2 (en) | 2004-01-23 | 2010-11-30 | Genico, Inc. | Trocar and cannula assembly having conical valve and related methods |
| CN100367676C (zh) * | 2004-05-27 | 2008-02-06 | 中国科学院计算技术研究所 | 一种卷积码的编码方法 |
| US7798991B2 (en) | 2006-11-14 | 2010-09-21 | Genico, Inc. | Trocar and cannula assembly having variable opening sealing gland and related methods |
| JP5378883B2 (ja) * | 2009-05-28 | 2013-12-25 | 株式会社ソニー・コンピュータエンタテインメント | 画像処理装置および画像処理方法 |
| US8454563B2 (en) | 2009-10-09 | 2013-06-04 | Rogelio A. Insignares | Trocar and cannula assembly having improved conical valve, and methods related thereto |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658670A (en) * | 1979-10-19 | 1981-05-21 | Nippon Telegr & Teleph Corp <Ntt> | Logical waveform generating circuit |
| US4433414A (en) * | 1981-09-30 | 1984-02-21 | Fairchild Camera And Instrument Corporation | Digital tester local memory data storage system |
-
1983
- 1983-06-13 US US06/503,464 patent/US4652814A/en not_active Expired - Lifetime
-
1984
- 1984-03-07 EP EP84301492A patent/EP0131349B1/en not_active Expired
- 1984-03-07 DE DE8484301492T patent/DE3466290D1/de not_active Expired
- 1984-06-13 JP JP59122894A patent/JPS6013268A/ja active Granted
- 1984-06-13 JP JP59122895A patent/JPS6013269A/ja active Granted
- 1984-06-13 JP JP59122896A patent/JPS6013270A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6013270A (ja) | 1985-01-23 |
| EP0131349B1 (en) | 1987-09-16 |
| DE3466290D1 (en) | 1987-10-22 |
| EP0131349A1 (en) | 1985-01-16 |
| JPS6013268A (ja) | 1985-01-23 |
| US4652814A (en) | 1987-03-24 |
| JPH0516553B2 (ja) | 1993-03-04 |
| JPS6013269A (ja) | 1985-01-23 |
| JPH0519664B2 (ja) | 1993-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0560068B2 (ja) | ||
| DE69634778T2 (de) | Vorrichtung zum parallelen prüfen von halbleiterschaltkreisen | |
| JP4047584B2 (ja) | テスト応答を選択的に圧縮する方法及び装置 | |
| US4433413A (en) | Built-in apparatus and method for testing a microprocessor system | |
| US4414669A (en) | Self-testing pipeline processors | |
| US4216539A (en) | In-circuit digital tester | |
| US4642561A (en) | Circuit tester having on-the-fly comparison of actual and expected signals on test pins and improved homing capability | |
| US4639919A (en) | Distributed pattern generator | |
| US6826721B2 (en) | Data accelerator and methods for increasing data throughput | |
| US5633877A (en) | Programmable built-in self test method and controller for arrays | |
| EP0640920A1 (en) | Boundary-scan-based system and method for test and diagnosis | |
| JP2591716B2 (ja) | デジタル集積回路の疑似完全な自己検査方法とその装置及びテストポイントコンパクタ | |
| US5668947A (en) | Microprocessor self-test apparatus and method | |
| JPS61296279A (ja) | 集積回路構造体テスト入力パタ−ンの重みづけ方法 | |
| US7331006B2 (en) | Multiple sweep point testing of circuit devices | |
| US5774477A (en) | Method and apparatus for pseudorandom boundary-scan testing | |
| JPS61296278A (ja) | 集積回路テスト装置 | |
| US4682330A (en) | Hierarchical test system architecture | |
| EP0738975A1 (en) | Method and apparatus for scan testing with extended test vector storage | |
| US4598245A (en) | Circuit tester having indirect counters | |
| JP4008041B2 (ja) | データ・シリアライザを有する半導体テスタ | |
| US7096397B2 (en) | Dft technique for avoiding contention/conflict in logic built-in self-test | |
| EP0297398B1 (en) | A processing pulse control circuit | |
| US4551837A (en) | High speed operational recurring signature evaluator for digital equipment tester | |
| USRE31828E (en) | In-circuit digital tester |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |