JPH05196695A - Ｉｃテスタ用テストパターン発生メモリユニット - Google Patents

Abstract

(57)【要約】 【目的】 ＩＣテスタのパターン発生器におけるメモリ
ユニット３Ａ〜３Ｅをキャッシュメモリ３２とバッファ
メモリ３１に分割して構成し、キャッシュメモリ３２と
バッファメモリ３１間の転送をＣＰＵ処理を介さず、ハ
ードウェアだけで高速に実行することにより、高速大容
量のパターンを発生する。 【構成】 コントローラ１とパターンジェネレータ２に
よって制御されるメモリユニット３Ａ〜３Ｅにおいて、
メモリユニット３Ａ〜３Ｅがバッファメモリ３１と、キ
ャッシュメモリ３２と、メモリコントロール回路３３と
で構成され、コントローラ１により制御され、バッファ
メモリ３１からキャッシュメモリ３２へのパターン転送
を制御する自動転送制御回路３４をメモリコントロール
回路３３にもつ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣテスタ用パター
ン発生器において、テストパターンシーケンスコントロ
ーラ（以下、単にコントローラという。）とアルゴリズ
ミックパターンジェネレータ（以下、単にパターンジェ
ネレータという。）によって制御されるテストパターン
発生メモリユニット（以下、単にメモリユニットとい
う。）についてのものである。

【０００２】

【従来の技術】次に、従来技術によるメモリユニットの
構成を図４から図７により説明する。図４の１はコント
ローラ、３Ｆはメモリユニット、４はテスタ用ＣＰＵで
ある。メモリユニット３Ｆはメモリコントロール回路３
５と、高速小容量キャッシュメモリ（以下、単にキャッ
シュメモリという。）３２とをもち、テスタ用ＣＰＵ４
の汎用メモリを低速大容量バッファメモリ（以下、単に
バッファメモリという。）４１として使用する。

【０００３】図４では、バッファメモリ４１からキャッ
シュメモリ３２へのテストパターンは、ＣＰＵ命令で、
ＣＰＵバスとＩＣテスタ内汎用データバス（テスターバ
ス）を介して、ＣＰＵサイクルで転送される。これは、
テストパターンの再ロードであり、図４では大容量パタ
ーンの発生はできない。

【０００４】図５の３Ｇはメモリユニットであり、メモ
リユニット３Ｇにメモリコントロール回路３６と、キャ
ッシュメモリ３２とバッファメモリ３１をもつ。しか
し、メモリコントロール回路３６中に、バッファメモリ
３１からキャッシュメモリ３２へのテストパターン転送
のための転送制御回路がないので、テストパターンはデ
バイスプログラム上のＣＰＵ命令で汎用データバスを介
して、ＣＰＵサイクルで転送される。このため、デバイ
スプログラム内のファンクションテスト中（テストパタ
ーン走行中）に、その転送を実行することはできず、結
果的にテストを複数回に分割することとなり、大容量パ
ターンの発生はできない。また、テスト時間も長くな
る。

【０００５】なお、図４でも、デバイスプログラム実行
中に、そのプログラム上のＣＰＵ命令でテストパターン
を転送することはできるが、結果は同じである。

【０００６】図６の３Ｈはメモリユニットであり、メモ
リユニット３Ｈはメモリコントロール回路３７と、キャ
ッシュメモリ３２と、バッファメモリ３１をもち、メモ
リコントロール回路３７中に、転送制御回路３８をも
つ。図６の動作は次のとおりである。

【０００７】メモリコントロール回路３７において、パ
ターン走行数のカウント（通常、キャッシュメモリ３２
のワード数までのカウント）、もしくはキャッシュメモ
リ３２の最大アドレスと走行アドレスとの一致を検出
し、条件が満たされたら、テスタＣＰＵに割込みを発生
する。このとき、コントローラ１も強制的に停止させ
る。

【０００８】ＣＰＵは、転送制御回路３８に対し、バッ
ファメモリ３１における転送開始アドレスと、キャッシ
ュメモリ３２における書き込み開始アドレス（通常
「０」番地）と、転送容量とを送り、転送起動をかけ
る。

【０００９】転送制御回路３８におけるハードウェア
は、内部発生クロックにより転送処理を実行する。

【００１０】転送終了後、ＣＰＵは、この転送前に停止
した次のパターンから走行するように、再度、パターン
スタートをかける。図６でも、パターン転送時にファン
クションテストが途中でとぎれ、ＣＰＵが介在すること
により、結果的にテスト時間が長くなる。また、仮に上
記動作がデバイスプログラム内の１つのファンクション
テスト命令内で実行されたとしても、ファンクションテ
ストが途中で完全にとぎれてしまう以上、実質的に大容
量パターンを発生することはできない。

【００１１】なお、この転送が複数回に渡って実行され
る場合、図７に示すように転送ブロックＡ、Ｂ、Ｃ、Ｄ
…の順で、バッファメモリ３１のアドレスの深さ方向に
対し、単純シーケンシャルにブロックを変えて実行され
る。

【００１２】

【発明が解決しようとする課題】従来のパターン発生器
では、高速パターンを発生することはできるが、実質的
な大容量パターンの発生は困難であり、また、テスタ用
ＣＰＵによるの低速な転送処理が介在するので、全体の
テスト時間も長くなる。

【００１３】この発明は、ＩＣテスタのパターン発生器
におけるメモリユニットをキャッシュメモリ３２と、バ
ッファメモリ３１とに分割して構成し、かつ、キャッシ
ュメモリ３２とバッファメモリ３１間の転送をＣＰＵ処
理を介さず、ハードウェアだけで高速に実行することに
より、高速大容量のパターンを発生することができ、全
テスト時間も短縮するＩＣテスタ用パターン発生器の提
供を目的とする。

【００１４】

【課題を解決するための手段】この目的を達成するため
に、この発明では、コントローラ１とパターンジェネレ
ータ２によって制御されるメモリユニット３Ａ〜３Ｅに
おいて、メモリユニット３Ａ〜３Ｅがバッファメモリ３
１と、キャッシュメモリ３２と、メモリコントロール回
路３３とで構成され、コントローラ１により制御され、
バッファメモリ３１からキャッシュメモリ３２へのパタ
ーン転送を制御する自動転送制御回路３４をメモリコン
トロール回路３３にもつ。

【００１５】

【作用】次に、この発明によるパターン発生器の全体構
成図を図２により説明する。図２の２はパターンジェレ
ータ、３Ａ〜３Ｅはメモリユニットである。メモリユニ
ット３Ａ〜３Ｅは、パターンメモリ、スキャンパスメモ
リ、データメモリ等である。メモリユニット３Ａ〜３Ｅ
は、コントローラ１とパターンジェネレータ２によって
制御される。

【００１６】次に、この発明によるメモリユニットの構
成を図１により説明する。図１の３３はメモリコントロ
ールユニット回路、３４は自動転送制御回路である。

【００１７】図１のバッファメモリ３１からキャッシュ
メモリ３２へのテストパターンの転送は、コントローラ
１のパターンプログラムコマンドにより転送起動がかけ
られる。ここで、転送起動用のプログラムコマンドを仮
に、コマンド「Ｚ」とする。コントローラ１は、コマン
ド「Ｚ」を実行すると、自動転送制御回路３４に対し、
経路１２を介して、転送起動制御信号を送出する。自動
転送制御回路３４は、バッファメモリ３１の転送開始ア
ドレスと転送容量及びキャッシュメモリ３２の書き込み
開始アドレス（通常０番番地）とを自動的に検知し、バ
ッファメモリ３１に対し、経路１５を介して、転送開始
アドレスとリード制御信号とを与える。

【００１８】バッファメモリ３１は、与えられたアドレ
スに対するパターンデータを経路１６を介して、キャッ
シュメモリ３２に送出する。また、自動転送制御回路３
４は、キャッシュメモリ３２に対しても、書き込み開始
アドレス（通常０番地）とライト制御信号とを与えてお
り、キャッシュメモリ３２は、与えられたアドレスに対
し、経路１６を介して送られてきたパターンデータを書
き込む。自動転送制御回路３４は、これらの動作をキャ
ッシュメモリ３２とバッファメモリ３１に対し、アドレ
スをインクリメントしながら検知した転送容量分まで繰
返し実行する。

【００１９】転送が終了すると、自動転送制御回路３４
は、コントローラ１に対して、経路１３を介して転送終
了フラグを返す。なお、コントローラ１による転送起動
後の転送はすべて、自動転送制御回路３４で内部発生さ
れるクロックにより処理される。

【００２０】コントローラ１は、コマンド「Ｚ」の実行
より、そのプログラムアドレスでポーズ状態にて待期し
ており、自動制御回路３４から、転送終了フラグが入っ
てくるとポーズ状態を抜け出して、次のプログラムアド
レスへとパターン走行を進める。

【００２１】

【実施例】次に、この発明による実施例を図３により説
明する。バッファメモリ３１に格納されるパターングル
ープの格納先頭アドレスとワード数（パターン容量）を
インデックス情報として、バッファメモリ３１の一部領
域（もしくはインデックス専用メモリを設ける）３１Ａ
に用意する。自動転送制御回路３４にインデックス用の
アドレスポインタ３４Ａと、ワードカウンタ３４Ｂと、
バッファメモリ３１用のアドレスポインタ３４Ｃとキャ
ッシュメモリ３２用のアドレスポインタ３４Ｄとを備え
る。

【００２２】コントローラ１から、転送起動制御信号が
入力されると、アドレスポインタ３４Ａにより、インデ
ックスが格納されているメモリ３１Ａから最初に転送さ
れるべきパターングループの先頭アドレスとワード数が
読み出され、アドレスポインタ３４Ｃとワードカウンタ
３４Ｂにロードされる。また、アドレスポインタ３４Ｄ
は０番地に初期化される。

【００２３】アドレスポインタ３４Ｃにロードされたア
ドレスにより、バッファメモリ３１から転送パターンデ
ータが読み出され、転送専用バスを介して、キャッシュ
メモリ３２のアドレスポインタ３４Ｄにて指定されたア
ドレス（０番地）に書き込まれる。以降、アドレスポイ
ンタ３４Ｃ・３４Ｄがインクリメントしながらリードと
ライトを繰り返す。

【００２４】ワードカウンタ３４Ｂはアドレスポインタ
３４Ｃ・３４Ｄと同期してダウンカウントしていく。カ
ウンタ値が「０」になると、そのサイクルのリード／ラ
イト終了後、これらの転送処理を終了させ、コントロー
ラ１に対し、転送終了フラグを出力する。アドレスポイ
ンタ３４Ａには、ファンクションテストスタート時に初
期値アドレスがロードされているが、インデックスが転
送するパターングループの順でシーケンシャルに格納さ
れているので、前述の転送終了フラグ出力時に、同時に
アドレスポインタ３４Ａのアドレスを１番地進めてお
く。以降、コントローラ１から、転送起動制御信号が入
力されるたびに、同様の転送処理を実行する。

【００２５】なお、自動転送制御回路３４では、上述の
転送処理動作を内部発生クロックにより自動的に、かつ
高速に制御する制御回路をもっており、また、前述の各
メモリに対するリード／ライト制御信号も出力する。

【００２６】以上のような構成をとることにより、ＣＰ
Ｕ処理を介さず、高速に転送処理を完了させることがで
きる。さらに、この発明では、転送元をインデックスか
ら読み出すので、あらかじめソフト処理等により、イン
デックスのシーケンスを入れかえておくことにより、１
本の大容量パターンからでも自在に新たな別のパターン
を発生することができる。

【００２７】

【発明の効果】この発明によれば、ＩＣテスタ用テスト
パターン発生メモリユニットをキャッシュメモリと、バ
ッファメモリとに分割して構成し、キャッシュメモリと
バッファメモリ間の転送をＣＰＵ処理を介さず、ハード
ウェアだけで高速に実行するので、高速大容量のテスト
パターンを発生することができる。また、転送における
ＣＰＵ処理が排除されるので、全テスト時間も短縮され
る。さらに、転送時の転送元先頭アドレスと転送容量を
インデックスから読み出すので、インデックス内容を書
きかえるだけで、既存のパターンから自在に、新たな別
パターンを発生することができる。

【図面の簡単な説明】

【図１】この発明によるテストパターン発生メモリユニ
ットの構成図である。

【図２】この発明によるパターン発生器の全体構成図で
ある。

【図３】図１の動作説明図である。

【図４】従来技術による第１のパターン発生器の構成図
である。

【図５】従来技術による第２のパターン発生器の構成図
である。

【図６】従来技術による第３のパターン発生器の構成図
である。

【図７】図６の動作説明図である。

【符号の説明】

１ コントローラ（テストパターンシーケンスコントロ
ーラ） ２ アルゴリズミックパターンジェネレータ ３Ａ〜３Ｅ メモリユニット（テストパターン発生メモ
リユニット） ３１ バッファメモリ（低速大容量バッファメモリ） ３２ キャッシュメモリ（高速小容量キャッシュメモ
リ） ３３ メモリコントロール回路 ３４ 自動転送制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 テストパターンシーケンスコントローラ
   (1) とアルゴリズミックパターンジェネレータ(2) によ
   って制御されるテストパターン発生メモリユニット(3A)
   〜(3E)において、 テストパターン発生メモリユニット(3A)〜(3E)が低速大
   容量バッファメモリ(31)と、高速小容量キャッシュメモ
   リ(32)と、メモリコントロール回路(33)とで構成され、 テストパターンシーケンスコントローラ(1) により制御
   され、低速大容量バッファメモリ(31)から高速小容量キ
   ャッシュメモリ(32)へのパターン転送を制御する自動転
   送制御回路(34)をメモリコントロール回路(33)にもつこ
   とを特徴とするＩＣテスタ用テストパターン発生メモリ
   ユニット。