JPS6362006B2 - - Google Patents
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- Publication number
- JPS6362006B2 JPS6362006B2 JP58117383A JP11738383A JPS6362006B2 JP S6362006 B2 JPS6362006 B2 JP S6362006B2 JP 58117383 A JP58117383 A JP 58117383A JP 11738383 A JP11738383 A JP 11738383A JP S6362006 B2 JPS6362006 B2 JP S6362006B2
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- JP
- Japan
- Prior art keywords
- padding
- data
- buffer memory
- buffer
- memory circuit
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
それぞれ動作速度の異る入出力装置と中央処理
装置とでデータを遣り取りする時、データを一時
的に蓄えデータ転送速度差を吸収する処理を行う
バツフア記憶装置に関し、特にバツフアメモリの
指定領域にデータ転送速度差を吸収するためのパ
デイングデータをライトする時のバツフア記憶装
置のデータ記憶方法に関する。
装置とでデータを遣り取りする時、データを一時
的に蓄えデータ転送速度差を吸収する処理を行う
バツフア記憶装置に関し、特にバツフアメモリの
指定領域にデータ転送速度差を吸収するためのパ
デイングデータをライトする時のバツフア記憶装
置のデータ記憶方法に関する。
(b) 技術の背景
例えば、電子計算機システムにおける入出力装
置は中央処理装置等とは性格を異にするため、電
子計算機システム内においてはこれら異質の装置
をできるだけ互いに拘束し合うことなく動作さ
せ、システム効率を向上させるための入出力制御
方式は電子計算機システム構成上の要点の１つと
なつている。
置は中央処理装置等とは性格を異にするため、電
子計算機システム内においてはこれら異質の装置
をできるだけ互いに拘束し合うことなく動作さ
せ、システム効率を向上させるための入出力制御
方式は電子計算機システム構成上の要点の１つと
なつている。
この入出力制御では中央処理装置から出来るだ
け分離して独立させ、入出力制御装置を入出力装
置ごとに設けてそれぞれ並行して動作させ、しか
も中央処理装置と入出力装置の動作速度上の不釣
り合いをバツフア記憶装置等で調整するようにす
れば、システム効率を更に向上させることが可能
である。
け分離して独立させ、入出力制御装置を入出力装
置ごとに設けてそれぞれ並行して動作させ、しか
も中央処理装置と入出力装置の動作速度上の不釣
り合いをバツフア記憶装置等で調整するようにす
れば、システム効率を更に向上させることが可能
である。
このような電子計算機システムの利用が進むに
伴いその利用方法が高度化，複雑化化し、システ
ム全体の効率化要求が更に厳しくなり、これに伴
い上記バツフア記憶装置の制御もシステム効率の
向上に見合つた効率化が強く要望されるようにな
つた。
伴いその利用方法が高度化，複雑化化し、システ
ム全体の効率化要求が更に厳しくなり、これに伴
い上記バツフア記憶装置の制御もシステム効率の
向上に見合つた効率化が強く要望されるようにな
つた。
(c) 従来技術と問題点
第２図は従来例を説明するブロツクを示す。
尚、第２図は下記で説明するバツフア記憶装置の
概要構成を示す。
尚、第２図は下記で説明するバツフア記憶装置の
概要構成を示す。
例えば、電子計算機システムにおける入出力装
置の１つである磁気デイスク装置と中央処理装置
とではそれぞれ動作速度が異なり、この磁気デイ
スク装置と中央処理装置との間で遣り取りされる
データの転送速度差を吸収・調整するために、任
意長のパデイングデータを転送データの間にパデ
イングする処理をバツフア記憶装置にて行つてい
る。
置の１つである磁気デイスク装置と中央処理装置
とではそれぞれ動作速度が異なり、この磁気デイ
スク装置と中央処理装置との間で遣り取りされる
データの転送速度差を吸収・調整するために、任
意長のパデイングデータを転送データの間にパデ
イングする処理をバツフア記憶装置にて行つてい
る。
この転送データの転送処理やパデイングデータ
の処理は図示省略している磁気デイスク制御装置
で制御し、特にパデイングデータの処理は磁気デ
イスク制御装置からの指示によりバツフア記憶装
置内制御部１０から直接バツフア記憶装置内バツ
フアメモリ回路へ書き込む方法が一般的に採用さ
れている。
の処理は図示省略している磁気デイスク制御装置
で制御し、特にパデイングデータの処理は磁気デ
イスク制御装置からの指示によりバツフア記憶装
置内制御部１０から直接バツフア記憶装置内バツ
フアメモリ回路へ書き込む方法が一般的に採用さ
れている。
即ち、例えば中央処理装置から入出力装置へ転
送される転送データ量に応じて磁気デイスク制御
装置の指示のもとに決められたビツト長のパデイ
ングデータを第２図に示すように制御部１０から
直接バツフアメモリ回路７へライトする。
送される転送データ量に応じて磁気デイスク制御
装置の指示のもとに決められたビツト長のパデイ
ングデータを第２図に示すように制御部１０から
直接バツフアメモリ回路７へライトする。
この時、制御部１０はマルチプレクサ回路
（MPX）５を転送データを選択する側からパデイ
ングデータを選択する側に制御部１０からの指示
信号により切り替える。
（MPX）５を転送データを選択する側からパデイ
ングデータを選択する側に制御部１０からの指示
信号により切り替える。
同時に、制御部１０からの指示信号を開始信号
とし、制御部１０から指定するアドレス領域にパ
デイングデータをライトする制御をライト処理が
終了するまで各アドレスステツプ毎に行う。
とし、制御部１０から指定するアドレス領域にパ
デイングデータをライトする制御をライト処理が
終了するまで各アドレスステツプ毎に行う。
即ち、制御部１０は第１のステツプのアドレス
に対する開始指示を行いその終了を確認して、第
２のステツプのアドレスを出力し、その開始指示
を行いその終了を確認すると言う制御を最終アド
レスまで繰り返して行う。
に対する開始指示を行いその終了を確認して、第
２のステツプのアドレスを出力し、その開始指示
を行いその終了を確認すると言う制御を最終アド
レスまで繰り返して行う。
しかしこの場合、パデイングデータのバイト数
が大きい場合には、上記のような処理を繰り返し
行うためその処理時間が長くなると共に、制御部
１０がこのパデイング処理に拘束される時間が長
くなるため、全体的な処理効率を悪くする要因と
なる。
が大きい場合には、上記のような処理を繰り返し
行うためその処理時間が長くなると共に、制御部
１０がこのパデイング処理に拘束される時間が長
くなるため、全体的な処理効率を悪くする要因と
なる。
(d) 発明の目的
本発明の目的は、制御部はパデイング開始指示
と終了の確認のみを行うようにし、その後のパデ
イング処理はパデイング処理専用のハードウエア
で高速に実行することにより、パデイング処理に
要する時間が短縮され、バツフア記憶装置の処理
能力が向上すると共に、システム全体の処理効率
が向上するバツフア記憶装置のデータ記憶方法を
実現することにある。
と終了の確認のみを行うようにし、その後のパデ
イング処理はパデイング処理専用のハードウエア
で高速に実行することにより、パデイング処理に
要する時間が短縮され、バツフア記憶装置の処理
能力が向上すると共に、システム全体の処理効率
が向上するバツフア記憶装置のデータ記憶方法を
実現することにある。
(e) 発明の構成
本発明は、転送データのバツフアメモリ回路へ
のリード／ライト制御指示と共に転送データの間
に任意長のパデイングデータをライトするための
制御指示を行いそのライト終了状態を確認する制
御部と、転送データと制御部から出力される任意
長のパデイングデータをリード／ライトするバツ
フアメモリ回路と、バツフアメモリ回路へライト
するパデイングデータとライト領域を指定するス
タート及びストツプアドレスを一時的に格納する
パデイングデータレジスタ，バツフアアドレスカ
ウンタ及びパデイングストツプアドレスレジスタ
と、バツフアメモリ回路へのパデイングデータの
ライト開始タイミングを出力するタイミング制御
回路と、バツフアアドレスカウンタからの出力が
パデイングストツプアドレスレジスタの出力との
一致を検出する比較回路と、バツフアメモリ回路
へのパデイングデータのライト終了状態を保持す
る状態表示レジスタとを具備し、バツフアアドレ
スカウンタがアドレスを順次歩進して行き、スト
ツプアドレスと一致するまでの領域にパデイング
データを制御部からの指示信号に基づくタイミン
グにより自動的に高速にライトして行き、制御部
は指示信号を出力しパデイング処理の終了を確認
するまでの間は他の処理が実行出来るように構成
することにより、パデイング処理に要する時間が
短縮されると共に、システム全体の効率が向上す
ることを特徴とするバツフア記憶装置のデータ記
憶方法により達成することが出来る。
のリード／ライト制御指示と共に転送データの間
に任意長のパデイングデータをライトするための
制御指示を行いそのライト終了状態を確認する制
御部と、転送データと制御部から出力される任意
長のパデイングデータをリード／ライトするバツ
フアメモリ回路と、バツフアメモリ回路へライト
するパデイングデータとライト領域を指定するス
タート及びストツプアドレスを一時的に格納する
パデイングデータレジスタ，バツフアアドレスカ
ウンタ及びパデイングストツプアドレスレジスタ
と、バツフアメモリ回路へのパデイングデータの
ライト開始タイミングを出力するタイミング制御
回路と、バツフアアドレスカウンタからの出力が
パデイングストツプアドレスレジスタの出力との
一致を検出する比較回路と、バツフアメモリ回路
へのパデイングデータのライト終了状態を保持す
る状態表示レジスタとを具備し、バツフアアドレ
スカウンタがアドレスを順次歩進して行き、スト
ツプアドレスと一致するまでの領域にパデイング
データを制御部からの指示信号に基づくタイミン
グにより自動的に高速にライトして行き、制御部
は指示信号を出力しパデイング処理の終了を確認
するまでの間は他の処理が実行出来るように構成
することにより、パデイング処理に要する時間が
短縮されると共に、システム全体の効率が向上す
ることを特徴とするバツフア記憶装置のデータ記
憶方法により達成することが出来る。
(f) 発明の実施例
以下本発明の要旨を第１図に示す実施例により
具体的に説明する。
具体的に説明する。
第１図は本発明の実施例を説明するブロツク図
を示す。尚、全図を通じて同一符号は同一対象物
を示す。
を示す。尚、全図を通じて同一符号は同一対象物
を示す。
本実施例はバツフア記憶装置の一実施例を示す
ものであり、 図中において、１はパデイングデータレジス
タ、２はバツフアアドレスカウンタ、３はパデイ
ングストツプアドレスレジスタ、４は転送制御レ
ジスタ、５はマルチプレクサ回路（MPX）、６は
比較回路、７はバツフアメモリ回路、８はタイミ
ング制御回路、９は状態表示レジスタ回路、１０
は制御部をそれぞれ示す。
ものであり、 図中において、１はパデイングデータレジス
タ、２はバツフアアドレスカウンタ、３はパデイ
ングストツプアドレスレジスタ、４は転送制御レ
ジスタ、５はマルチプレクサ回路（MPX）、６は
比較回路、７はバツフアメモリ回路、８はタイミ
ング制御回路、９は状態表示レジスタ回路、１０
は制御部をそれぞれ示す。
本実施例のバツフアメモリ回路７は、磁気デイ
スクの１トラツク分のデータを蓄える容量を有す
るものとする。
スクの１トラツク分のデータを蓄える容量を有す
るものとする。
本実施例の構成は、図示省略した磁気デイスク
制御装置の指示により制御部１０から出力された
パデイングデータを蓄えるパデイングデータレジ
スタ１と、 制御部１０の指示により初期設定し、１バイト
毎に自動的にバツフアメモリ回路７のアドレスを
インクリメントして行くバツフアアドレスカウン
タ２と、 制御部１０により指示されたパデイングストツ
プアドレスを蓄えるパデイングストツプアドレス
レジスタ３と、 制御部１０のパデイング開始指示によりパデイ
ング指示信号をマルチプレクサ回路（MPX）５
とタイミング制御回路８へ出力する転送制御レジ
スタ４と、 通常は図示省略した他装置（例えば、磁気デイ
スク装置又は中央処理装置）からの転送データを
選択し、転送制御レジスタ４からの指示信号でパ
デイングデータレジスタ１の出力データ（パデイ
ングデータ）を選択するマルチプレクサ回路
（MPX）５と、 バツフアアドレスカウンタ２からの出力とパデ
イングストツプアドレスレジスタ３からの出力と
を比較した比較結果をタイミング制御回路８へ出
力する比較回路６と、 他装置（図示してない磁気デイスク装置又は中
央処理装置）からの転送データやパデイングデー
タを記憶するバツフアメモリ回路７と、 アドレス比較回路６と転送制御レジスタ４から
の出力信号によりバツフアメモリ回路７へデータ
ライト開始指示のストローブ信号の供給を開始
し、ストローブ信号の供給停止によりパデイング
終了信号を状態表示レジスタ回路９へ出力するタ
イミング制御回路８と、 パデイング終了信号を制御部１０から読み取り
可能な状態で格納している状態表示レジスタ回路
９と、既述の制御部１０とから構成されている。
制御装置の指示により制御部１０から出力された
パデイングデータを蓄えるパデイングデータレジ
スタ１と、 制御部１０の指示により初期設定し、１バイト
毎に自動的にバツフアメモリ回路７のアドレスを
インクリメントして行くバツフアアドレスカウン
タ２と、 制御部１０により指示されたパデイングストツ
プアドレスを蓄えるパデイングストツプアドレス
レジスタ３と、 制御部１０のパデイング開始指示によりパデイ
ング指示信号をマルチプレクサ回路（MPX）５
とタイミング制御回路８へ出力する転送制御レジ
スタ４と、 通常は図示省略した他装置（例えば、磁気デイ
スク装置又は中央処理装置）からの転送データを
選択し、転送制御レジスタ４からの指示信号でパ
デイングデータレジスタ１の出力データ（パデイ
ングデータ）を選択するマルチプレクサ回路
（MPX）５と、 バツフアアドレスカウンタ２からの出力とパデ
イングストツプアドレスレジスタ３からの出力と
を比較した比較結果をタイミング制御回路８へ出
力する比較回路６と、 他装置（図示してない磁気デイスク装置又は中
央処理装置）からの転送データやパデイングデー
タを記憶するバツフアメモリ回路７と、 アドレス比較回路６と転送制御レジスタ４から
の出力信号によりバツフアメモリ回路７へデータ
ライト開始指示のストローブ信号の供給を開始
し、ストローブ信号の供給停止によりパデイング
終了信号を状態表示レジスタ回路９へ出力するタ
イミング制御回路８と、 パデイング終了信号を制御部１０から読み取り
可能な状態で格納している状態表示レジスタ回路
９と、既述の制御部１０とから構成されている。
本実施例において、図示省略している磁気デイ
スク装置又は中央処理装置から、通常にデータ転
送を行う場合、MPX５はバツフアメモリ回路７
へのライトデータとして、例えばデータバスを介
して図示省略している磁気デイスク装置又は中央
処理装置からの転送データを選択しバツフアメモ
リ回路７へ送出している。
スク装置又は中央処理装置から、通常にデータ転
送を行う場合、MPX５はバツフアメモリ回路７
へのライトデータとして、例えばデータバスを介
して図示省略している磁気デイスク装置又は中央
処理装置からの転送データを選択しバツフアメモ
リ回路７へ送出している。
この時のバツフアメモリ回路７のアドレスはバ
ツフアアドレスカウンタ２により供給されれ、バ
ツフアアドレスカウンタ２は制御部１０により初
期値が設定され、１バイト転送毎に順次自動的に
インクリメントしたアドレスを出力する。
ツフアアドレスカウンタ２により供給されれ、バ
ツフアアドレスカウンタ２は制御部１０により初
期値が設定され、１バイト転送毎に順次自動的に
インクリメントしたアドレスを出力する。
この転送データの処理間に所定バイト長のパデ
イングデータのパデイング処理を行うように、例
えば図示省略した磁気デイスク制御装置等から指
示された場合、制御部１０は指示内容により決定
されるバイト長のパデイングデータをパデイング
データレジスタ１にセツトする。
イングデータのパデイング処理を行うように、例
えば図示省略した磁気デイスク制御装置等から指
示された場合、制御部１０は指示内容により決定
されるバイト長のパデイングデータをパデイング
データレジスタ１にセツトする。
同時に、バツフアアドレスカウンタ２，パデイ
ングストツプアドレスレジスタ３にそれぞれの初
期値を設定した後転送制御レジスタ４のパデイン
グ指示ビツトをオンしてこれらとの接続を開放す
る。
ングストツプアドレスレジスタ３にそれぞれの初
期値を設定した後転送制御レジスタ４のパデイン
グ指示ビツトをオンしてこれらとの接続を開放す
る。
尚、バツフアアドレスカウンタ２の初期設定値
がパデイングスタートアドレスとなる。
がパデイングスタートアドレスとなる。
次に、転送制御レジスタ４からのパデイング処
理のための指示信号を受けたマルチプレクサ回路
（MPX）５は、バツフアメモリ回路７へのライト
データとしてパデイングデータレジスタ１から出
力するデータ、即ちパデイングデータを選択して
出力する。
理のための指示信号を受けたマルチプレクサ回路
（MPX）５は、バツフアメモリ回路７へのライト
データとしてパデイングデータレジスタ１から出
力するデータ、即ちパデイングデータを選択して
出力する。
同時に、指示信号を受けたタイミング制御回路
８からは、バツフアメモリ回路７にパデイングデ
ータのライトを開始させるためのストローブ信号
をバツフアメモリ回路７へ供給する。
８からは、バツフアメモリ回路７にパデイングデ
ータのライトを開始させるためのストローブ信号
をバツフアメモリ回路７へ供給する。
一方、比較回路６ではバツフアアドレスカウン
タ２から順次インクリメントして出力されるバツ
フアアドレスと、パデイングストツプアドレスレ
ジスタ３から出力されるパデイングストツプアド
レスを比較して、その比較結果をタイミング制御
回路８へ出力する。
タ２から順次インクリメントして出力されるバツ
フアアドレスと、パデイングストツプアドレスレ
ジスタ３から出力されるパデイングストツプアド
レスを比較して、その比較結果をタイミング制御
回路８へ出力する。
そして、バツフアアドレスカウンタ２から出力
されるバツフアアドレスがパデイングストツプア
ドレスと一致すると、タイミング制御回路８はバ
ツフアメモリ回路７へのストローブ信号の供給を
停止するとと共に、制御部１０から読み取り可能
な状態表示レジスタ回路９にパデイング終了信号
を送出して格納させる。
されるバツフアアドレスがパデイングストツプア
ドレスと一致すると、タイミング制御回路８はバ
ツフアメモリ回路７へのストローブ信号の供給を
停止するとと共に、制御部１０から読み取り可能
な状態表示レジスタ回路９にパデイング終了信号
を送出して格納させる。
以上のように本実施例での制御部１０は、パデ
イング開始を指示した後は状態表示レジスタ回路
９を読み取つてパデイング終了信号の受信を検知
すれば良く、この間上記の各機能ブロツクにて高
速にパデイング処理を実行する。
イング開始を指示した後は状態表示レジスタ回路
９を読み取つてパデイング終了信号の受信を検知
すれば良く、この間上記の各機能ブロツクにて高
速にパデイング処理を実行する。
一方、制御部１０はこのパデイング処理実行中
は他の処理（例えば、転送データ等のリード処
理）を行うことが可能となる。
は他の処理（例えば、転送データ等のリード処
理）を行うことが可能となる。
(g) 発明の効果
以上のような本発明によれば、バツフア記憶装
置の任意の領域に高速にパデイング処理が行える
ので、パデイングに要する時間が短縮されバツフ
ア記憶装置の処理能力、強いてはシステムの処理
能力が向上するという効果がある。
置の任意の領域に高速にパデイング処理が行える
ので、パデイングに要する時間が短縮されバツフ
ア記憶装置の処理能力、強いてはシステムの処理
能力が向上するという効果がある。
第１図は本発明の実施例を説明するブロツク
図、第２図は従来例を説明するブロツク図、をそ
れぞれ示す。 図において、１はパデイングデータレジスタ、
２はバツフアアドレスカウンタ、３はパデイング
ストツプアドレスレジスタ、４は転送制御レジス
タ、５はマルチプレクサ回路（MPX）、６は比較
回路、７はバツフアメモリ回路、８はタイミング
制御回路、９は状態表示レジスタ回路、１０は制
御部、をそれぞれ示す。
図、第２図は従来例を説明するブロツク図、をそ
れぞれ示す。 図において、１はパデイングデータレジスタ、
２はバツフアアドレスカウンタ、３はパデイング
ストツプアドレスレジスタ、４は転送制御レジス
タ、５はマルチプレクサ回路（MPX）、６は比較
回路、７はバツフアメモリ回路、８はタイミング
制御回路、９は状態表示レジスタ回路、１０は制
御部、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ それぞれ動作速度の異なる入出力装置と中央
処理装置との間で遣り取りされる転送データをリ
ード／ライトするバツフア記憶装置において、 前記転送データのバツフアメモリ回路へのリー
ド／ライト制御指示と共に該転送データのリー
ド／ライト処理状況に応じて該転送データの間に
任意長のパデイングデータのライト処理の制御指
示を行いそのライト終了を状態表示レジスタから
リードする内容により確認する制御部と、 前記制御部から出力される任意ビツト長のパデ
イングデータと該パデイングデータをライトする
前記バツフアメモリ回路のスタート及びストツプ
アドレスとを一時的に格納するパデイングデータ
レジスタ、バツフアアドレスカウンタ及びパデイ
ングストツプアドレスレジスタと、 前記制御部からの指示により前記バツフアアド
レスカウンタから出力されるスタートアドレスに
て前記バツフアメモリ回路への該パデイングデー
タのライト開始タイミングを出力するタイミング
制御回路と、 前記タイミング制御回路からのパデイング処理
終了信号を前記制御部からリード出来る状態で格
納する状態表示レジスタとを設け、 該転送データを前記バツフアメモリ回路へライ
ト中に任意長のパデイングデータを前記バツフア
メモリ回路にライトする場合、前記制御部はパデ
イングデータライト指示を行うと同時に前記バツ
フアメモリ回路のスタートアドレス及びストツプ
アドレスを出力し、 該スタートアドレスがセツトされた前記バツフ
アアドレスカウンタが順次歩進して出力する前記
バツフアメモリ回路のアドレス領域へ前記パデイ
ングデータをライトして行き、前記バツフアアド
レスカウンタからの出力が前記パデイングストツ
プアドレスレジスタからの出力との一致を比較回
路で検出し、 前記比較回路からの一致信号により前記タイミ
ング制御回路は前記バツフアメモリ回路への該パ
デイングデータのライトを停止させ、その停止信
号を格納した前記状態表示レジスタから前記制御
回路は該パデイングデータのライト停止を確認す
ることを特徴とするバツフア記憶装置のデータ記
憶方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117383A JPS608932A (ja) | 1983-06-29 | 1983-06-29 | バツフア記憶装置のデ−タ記憶方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117383A JPS608932A (ja) | 1983-06-29 | 1983-06-29 | バツフア記憶装置のデ−タ記憶方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608932A JPS608932A (ja) | 1985-01-17 |
| JPS6362006B2 true JPS6362006B2 (ja) | 1988-12-01 |
Family
ID=14710286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117383A Granted JPS608932A (ja) | 1983-06-29 | 1983-06-29 | バツフア記憶装置のデ−タ記憶方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608932A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4479024A (en) * | 1983-06-01 | 1984-10-23 | Ashland Oil, Inc. | Styrene from toluene and formaldehyde |
| JPH01119819A (ja) * | 1987-11-04 | 1989-05-11 | Sony Corp | フロッピー・ディスク装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106642A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Data transfer unit |
| JPS5397341A (en) * | 1977-02-04 | 1978-08-25 | Nec Corp | Memory device |
-
1983
- 1983-06-29 JP JP58117383A patent/JPS608932A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS608932A (ja) | 1985-01-17 |
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