JPH0519689B2 - - Google Patents
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- JPH0519689B2 JPH0519689B2 JP60011849A JP1184985A JPH0519689B2 JP H0519689 B2 JPH0519689 B2 JP H0519689B2 JP 60011849 A JP60011849 A JP 60011849A JP 1184985 A JP1184985 A JP 1184985A JP H0519689 B2 JPH0519689 B2 JP H0519689B2
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- Japan
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- semiconductor film
- substrate
- electrode
- film
- display device
- Prior art date
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- Expired - Lifetime
Links
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Landscapes
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクテイブマトリクス液晶表示装置
用基板における薄膜トランジスタに関するもので
ある。
用基板における薄膜トランジスタに関するもので
ある。
透明絶縁基板上に電荷保持用容量を持つアクテ
イブマトリクス表示装置用基板において、電荷保
持用容量部を前段のゲート電極とゲート絶縁膜と
半導体膜と透明電極からなる画素電極の一部から
形成し、前記半導体膜はトランジスタ部とドレイ
ン配線部と分離された島状領域に形成することに
よつて、良好な画質を持つたアクテイブマトリク
ス表示装置用基板が提供できる。
イブマトリクス表示装置用基板において、電荷保
持用容量部を前段のゲート電極とゲート絶縁膜と
半導体膜と透明電極からなる画素電極の一部から
形成し、前記半導体膜はトランジスタ部とドレイ
ン配線部と分離された島状領域に形成することに
よつて、良好な画質を持つたアクテイブマトリク
ス表示装置用基板が提供できる。
従来のアクテイブマトリクス液晶表示装置の単
位画素の例を第２図に示す。第２図ａは、単位画
素構造例の平面図を示し、第２図ｂは、第２図ａ
のｃ−c′線に沿つた断面図、第２図ｃは第２図ａ
のＤ−D′線に沿つた断面図である。ガラス等の
透明絶縁基板１上には、cr，Av，／Cr，Mp，Al
等のゲート電極２が設けられ、行電極として延在
している。前段のゲート電極２′も図示されてい
る。ゲート電極２上には、二酸化シリコン、チツ
化シリコン等のゲート絶縁膜３、アモルフアスシ
リコン等の半導体膜５が設けられ、半導体膜５上
には列電極としてのドレイン電極６、ソース電極
７が配され、ソース電極７と画素電極４が接続さ
れている。画像信号等を保持するための電荷保持
用容量は、前段のゲート電極２′とゲート絶縁膜
３と半導体膜５と画素電極４とで構成されてい
る。なおトランジスタ部と電荷保持用容量部の半
導体膜５は接続された型で配されていう。さらに
上部からの光を遮閉するための遮光膜やパツシベ
ーシヨン膜等が形成されることもあるが、本発明
に直接関係ないので省略する。第２図ａ，ｂ及び
ｃの構造例では、電荷保持用容量に書き込まれた
画像信号等がリークして良好な画質が得られない
欠点がある。
位画素の例を第２図に示す。第２図ａは、単位画
素構造例の平面図を示し、第２図ｂは、第２図ａ
のｃ−c′線に沿つた断面図、第２図ｃは第２図ａ
のＤ−D′線に沿つた断面図である。ガラス等の
透明絶縁基板１上には、cr，Av，／Cr，Mp，Al
等のゲート電極２が設けられ、行電極として延在
している。前段のゲート電極２′も図示されてい
る。ゲート電極２上には、二酸化シリコン、チツ
化シリコン等のゲート絶縁膜３、アモルフアスシ
リコン等の半導体膜５が設けられ、半導体膜５上
には列電極としてのドレイン電極６、ソース電極
７が配され、ソース電極７と画素電極４が接続さ
れている。画像信号等を保持するための電荷保持
用容量は、前段のゲート電極２′とゲート絶縁膜
３と半導体膜５と画素電極４とで構成されてい
る。なおトランジスタ部と電荷保持用容量部の半
導体膜５は接続された型で配されていう。さらに
上部からの光を遮閉するための遮光膜やパツシベ
ーシヨン膜等が形成されることもあるが、本発明
に直接関係ないので省略する。第２図ａ，ｂ及び
ｃの構造例では、電荷保持用容量に書き込まれた
画像信号等がリークして良好な画質が得られない
欠点がある。
第２図ａ，ｂ及びｃに示すように、従来の構造
だと、電荷保持用容量に書き込まれた画像信号
が、半導体膜５を介してドレイン電極６あるいは
ソース電極７′にリークして、画像信号が保持さ
れず、コントラストの良い画質が得られない。本
発明は、上記問題点を解決するもので工数を特に
増加しないで、良好な画質を持つたアクテイブマ
トリクス表示装置のための薄膜トランジスタの単
位画素構造を提供するものである。
だと、電荷保持用容量に書き込まれた画像信号
が、半導体膜５を介してドレイン電極６あるいは
ソース電極７′にリークして、画像信号が保持さ
れず、コントラストの良い画質が得られない。本
発明は、上記問題点を解決するもので工数を特に
増加しないで、良好な画質を持つたアクテイブマ
トリクス表示装置のための薄膜トランジスタの単
位画素構造を提供するものである。
上記問題点を解決するために本発明は、電荷保
持用容量部とトランジスタ部に形成される半導体
膜を分離形成することによつて、画像信号等のリ
ークを防止するものである。
持用容量部とトランジスタ部に形成される半導体
膜を分離形成することによつて、画像信号等のリ
ークを防止するものである。
上記のように構成すると、例えば電荷保持用容
量に書き込まれた画像信号は、半導体膜を伝わつ
てリークすることなく保持され、コントラストの
良い画質が工数の増加なく達成できる。
量に書き込まれた画像信号は、半導体膜を伝わつ
てリークすることなく保持され、コントラストの
良い画質が工数の増加なく達成できる。
以下に本発明の実施例を図面に基づいて詳細に
説明する。第１図ａは、本発明の単位画素の構造
例の平面図を示す。第１図ｂは、第１図ａのＡ−
A′線に沿つた断面図、第１図ｃは第１図ａのＢ
−B′線に沿つた断面図である。ガラス等の透明
絶縁基板１上には、Al，cr，Mp等のゲート電極
２が設けられ、行電極として延在している。前段
のゲート電極２′も図示している。ゲート電極２
上には、二酸化シリコン、チツ化シリコン等のゲ
ート絶縁膜３、アモルフアスシリコン等の半導体
膜５が形成されている。、前段のゲート電極２′上
には、前記ゲート絶縁膜３、半導体膜５と同時に
積層された絶縁膜３′、半導体膜５′が形成され、
ITO等の透明導電膜である画素電極４の一部とに
よつて電荷保持用容量が構成されている。半導体
膜５上には、列電極としてのドレイン電極６、ソ
ース電極７が配され、ソース電極７と画素電極４
が接続されている。電荷保持用容量部の半導体膜
５′をドレイン電極６、ソース電極７，７′を配す
る半導体膜５と分離した島状領域に形成すること
によつて、例えば電荷保持用容量に書き込まれた
画像信号は、半導体膜５′が島状に形成されてい
るのでリークすることなく保持され、工数を増す
ことなくコントラストの良好な画像表示を得るこ
とが出来る。なお、電荷保持用容量の構成を半導
体膜５′をなくす方法も考えられるが、トランジ
スタ部の半導体膜５のバターニング時、エツチヤ
ント等による損傷を絶縁膜３′に与え、絶縁耐圧
不良発生の原因となるので、本発明に示すように
半導体膜５′を島状に形成した構造が良い。
説明する。第１図ａは、本発明の単位画素の構造
例の平面図を示す。第１図ｂは、第１図ａのＡ−
A′線に沿つた断面図、第１図ｃは第１図ａのＢ
−B′線に沿つた断面図である。ガラス等の透明
絶縁基板１上には、Al，cr，Mp等のゲート電極
２が設けられ、行電極として延在している。前段
のゲート電極２′も図示している。ゲート電極２
上には、二酸化シリコン、チツ化シリコン等のゲ
ート絶縁膜３、アモルフアスシリコン等の半導体
膜５が形成されている。、前段のゲート電極２′上
には、前記ゲート絶縁膜３、半導体膜５と同時に
積層された絶縁膜３′、半導体膜５′が形成され、
ITO等の透明導電膜である画素電極４の一部とに
よつて電荷保持用容量が構成されている。半導体
膜５上には、列電極としてのドレイン電極６、ソ
ース電極７が配され、ソース電極７と画素電極４
が接続されている。電荷保持用容量部の半導体膜
５′をドレイン電極６、ソース電極７，７′を配す
る半導体膜５と分離した島状領域に形成すること
によつて、例えば電荷保持用容量に書き込まれた
画像信号は、半導体膜５′が島状に形成されてい
るのでリークすることなく保持され、工数を増す
ことなくコントラストの良好な画像表示を得るこ
とが出来る。なお、電荷保持用容量の構成を半導
体膜５′をなくす方法も考えられるが、トランジ
スタ部の半導体膜５のバターニング時、エツチヤ
ント等による損傷を絶縁膜３′に与え、絶縁耐圧
不良発生の原因となるので、本発明に示すように
半導体膜５′を島状に形成した構造が良い。
本発明は以上説明したように、単位画素をマト
リクス状に配置するアクテイブマトリクス表示装
置用基板の製造工数を増加することなく、電荷保
持用容量の耐圧をそこなうことなく良好な画質を
持つたアクテイブマトリクス液晶表示装置用基板
における薄膜トランジスタを提供できる。
リクス状に配置するアクテイブマトリクス表示装
置用基板の製造工数を増加することなく、電荷保
持用容量の耐圧をそこなうことなく良好な画質を
持つたアクテイブマトリクス液晶表示装置用基板
における薄膜トランジスタを提供できる。
第１図ａは本発明による薄膜トランジスタの単
位画素構造例の平面図であり、第１図ｂは第１図
ａのＡ−A′線に沿つた断面図、第１図ｃは第１
図ａのＢ−B′線に沿つた断面図である。第２図
ａは従来の単位画素構造例の平面図であり、第２
図ｂは第２図ａのｃ−ｃ線に沿つた断面図、第２
図ｃは第２図ａのＤ−D′線に箔つた断面図であ
る。 １……基板、２，２′……ゲート電極、３……
ゲート絶縁膜、４……画素電極、５，５′……半
導体膜、６……ドレイン電極、７……ソース電
極。
位画素構造例の平面図であり、第１図ｂは第１図
ａのＡ−A′線に沿つた断面図、第１図ｃは第１
図ａのＢ−B′線に沿つた断面図である。第２図
ａは従来の単位画素構造例の平面図であり、第２
図ｂは第２図ａのｃ−ｃ線に沿つた断面図、第２
図ｃは第２図ａのＤ−D′線に箔つた断面図であ
る。 １……基板、２，２′……ゲート電極、３……
ゲート絶縁膜、４……画素電極、５，５′……半
導体膜、６……ドレイン電極、７……ソース電
極。
Claims (1)
- １ 少なくとも電荷保持用容量部が、前段のゲー
ト電極とゲート絶縁膜と半導体膜と透明導電膜か
らなる画素電極の一部とによつて構成されたアク
テイブマトリクス表示装置用基板において、前記
半導体膜は少なくともトランジスタ部とドレイン
配線部と分離された島状領域に形成されているこ
とを特徴とするアクテイブマトリクス表示装置用
基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011849A JPS61170724A (ja) | 1985-01-25 | 1985-01-25 | アクテイブマトリクス表示装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011849A JPS61170724A (ja) | 1985-01-25 | 1985-01-25 | アクテイブマトリクス表示装置用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170724A JPS61170724A (ja) | 1986-08-01 |
| JPH0519689B2 true JPH0519689B2 (ja) | 1993-03-17 |
Family
ID=11789169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011849A Granted JPS61170724A (ja) | 1985-01-25 | 1985-01-25 | アクテイブマトリクス表示装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170724A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157927U (ja) * | 1985-03-20 | 1986-09-30 | ||
| US4819038A (en) * | 1986-12-22 | 1989-04-04 | Ibm Corporation | TFT array for liquid crystal displays allowing in-process testing |
| US5210045A (en) * | 1987-10-06 | 1993-05-11 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
| JP2828981B2 (ja) * | 1987-12-25 | 1998-11-25 | 株式会社日立製作所 | 液晶ディスプレイパネル |
| DE69022010T2 (de) * | 1989-12-22 | 1996-04-18 | Philips Electronics Nv | Elektrooptische Anzeigevorrichtung mit aktiver Matrix und Speicherkondensatoren sowie Farbprojektionsapparat, der diese verwendet. |
| JP2907629B2 (ja) * | 1992-04-10 | 1999-06-21 | 松下電器産業株式会社 | 液晶表示パネル |
| DE69326123T2 (de) * | 1992-06-24 | 1999-12-23 | Seiko Epson Corp., Tokio/Tokyo | Dünnfilmtransistor und verfahren zur herstellung eines dünnfilmtransistors |
-
1985
- 1985-01-25 JP JP60011849A patent/JPS61170724A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61170724A (ja) | 1986-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |