JPH05197448A - 無停止型コンピュータのマザーボード - Google Patents
無停止型コンピュータのマザーボードInfo
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- JPH05197448A JPH05197448A JP4032664A JP3266492A JPH05197448A JP H05197448 A JPH05197448 A JP H05197448A JP 4032664 A JP4032664 A JP 4032664A JP 3266492 A JP3266492 A JP 3266492A JP H05197448 A JPH05197448 A JP H05197448A
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- 239000000758 substrate Substances 0.000 abstract description 18
- 230000007246 mechanism Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 9
- 230000002950 deficient Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】 無停止型のコンピュータにおいて、いずれか
の基板に障害が発生した場合に装置を止めることなくそ
の基板を交換する。 【構成】 いずれかの基板に障害が発生した場合、バス
接続制御信号６を使って障害を起こした基板をバス５か
ら切り離し、電源の切断を行う。以上でこの基板は完全
に装置から切り離されるので、装置を動作させながら基
板の交換が可能となる。また、復旧時は逆の手順により
装置を止めることなく復旧が可能となる。
の基板に障害が発生した場合に装置を止めることなくそ
の基板を交換する。 【構成】 いずれかの基板に障害が発生した場合、バス
接続制御信号６を使って障害を起こした基板をバス５か
ら切り離し、電源の切断を行う。以上でこの基板は完全
に装置から切り離されるので、装置を動作させながら基
板の交換が可能となる。また、復旧時は逆の手順により
装置を止めることなく復旧が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の基板がマザーボ
ードにより相互に接続され構成される無停止型コンピュ
ータに使用するマザーボードに関する。
ードにより相互に接続され構成される無停止型コンピュ
ータに使用するマザーボードに関する。
【０００２】
【従来の技術】従来のマザーボードは、図２に示すよう
にマザーボード１０１にバス１０５を介して接続された
コネクタ１０４の間をつなぐ単なる導体であった。
にマザーボード１０１にバス１０５を介して接続された
コネクタ１０４の間をつなぐ単なる導体であった。
【０００３】
【発明が解決しようとする課題】上述した従来のマザー
ボード４０１では、例として、図５のようにコネクタ４
０４，バス４０５，第一のＣＰＵ基板４１０，第二のＣ
ＰＵ基板４１１，第一のメモリ基板４１２，第二のメモ
リ基板４１３，第一のＩ／Ｏ基板４１４，第二のＩ／Ｏ
基板４１５と組合わされて全て二重化されているコンピ
ュータ装置４００を構成しており、このものにおいて第
一のＩ／Ｏ基板４１４が故障した場合、装置４００自体
は全て二重化されているために動作を続けることができ
るが、基板が直接マザーボード４０１のバス４０５に接
続しているため、故障した第一のＩ／Ｏ基板４１４を交
換するためには、全ての基板のマザーボードに接続され
ているバス４０５をディセーブルにするか、一旦電源を
落すしか方法がなかった。
ボード４０１では、例として、図５のようにコネクタ４
０４，バス４０５，第一のＣＰＵ基板４１０，第二のＣ
ＰＵ基板４１１，第一のメモリ基板４１２，第二のメモ
リ基板４１３，第一のＩ／Ｏ基板４１４，第二のＩ／Ｏ
基板４１５と組合わされて全て二重化されているコンピ
ュータ装置４００を構成しており、このものにおいて第
一のＩ／Ｏ基板４１４が故障した場合、装置４００自体
は全て二重化されているために動作を続けることができ
るが、基板が直接マザーボード４０１のバス４０５に接
続しているため、故障した第一のＩ／Ｏ基板４１４を交
換するためには、全ての基板のマザーボードに接続され
ているバス４０５をディセーブルにするか、一旦電源を
落すしか方法がなかった。
【０００４】本発明の目的は、コネクタに接続されてい
る基板の電源のＯＮ，ＯＦＦをマザーボードに実装され
ているいずれかの基板から制御できるようにした無停止
型コンピュータのマザーボードを提供することにある。
る基板の電源のＯＮ，ＯＦＦをマザーボードに実装され
ているいずれかの基板から制御できるようにした無停止
型コンピュータのマザーボードを提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る無停止型コンピュータのマザーボード
においては、複数の基板がマザーボードにより相互に接
続され構成されるコンピュータに使用するマザーボード
において、マザーボード側に３ステートのバッファとリ
レーを内蔵し、該バッファの３ステートの状態及び、そ
のコネクタに接続されている基板の電源の入，切をマザ
ーボードに実装されているいずれかの基板から制御可能
としたものである。
め、本発明に係る無停止型コンピュータのマザーボード
においては、複数の基板がマザーボードにより相互に接
続され構成されるコンピュータに使用するマザーボード
において、マザーボード側に３ステートのバッファとリ
レーを内蔵し、該バッファの３ステートの状態及び、そ
のコネクタに接続されている基板の電源の入，切をマザ
ーボードに実装されているいずれかの基板から制御可能
としたものである。
【０００６】また、いずれかの基板に障害が発生した場
合、バス接続制御信号を使って障害を起こした基板をバ
スから切り離して電源の切断を行うものである。
合、バス接続制御信号を使って障害を起こした基板をバ
スから切り離して電源の切断を行うものである。
【０００７】また、復旧時には、バス接続制御信号を使
って基板をバスに接続するものである。
って基板をバスに接続するものである。
【０００８】
【作用】本発明の無停止型コンピュータのマザーボード
においては、マザーボード側に３ステートのバッファと
リレーを内蔵し、そのバッファの３ステートの状態及
び、そのマザーボードに接続されている基板の電源の
入，切をマザーボードに実装されているいずれかの基板
から制御できる。
においては、マザーボード側に３ステートのバッファと
リレーを内蔵し、そのバッファの３ステートの状態及
び、そのマザーボードに接続されている基板の電源の
入，切をマザーボードに実装されているいずれかの基板
から制御できる。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例に係る無停止型コンピュ
ータのマザーボードを示す構成図である。
る。図１は、本発明の一実施例に係る無停止型コンピュ
ータのマザーボードを示す構成図である。
【００１０】図１において、マザーボード１を通るバス
５は、ＣＰＵ側バス接続制御機構２を通ってコネクタ４
に接続されており、このコネクタ４を介してＣＰＵ基板
が接続される。
５は、ＣＰＵ側バス接続制御機構２を通ってコネクタ４
に接続されており、このコネクタ４を介してＣＰＵ基板
が接続される。
【００１１】同様に、バス５は、バス接続制御機構３を
通してコネクタ４に接続され、これらのコネクタ４を介
してそれぞれの周辺装置基板が接続される。
通してコネクタ４に接続され、これらのコネクタ４を介
してそれぞれの周辺装置基板が接続される。
【００１２】また、ＣＰＵ側バス接続制御機構２から出
力されるバス接続制御線６は、各バス接続制御機構３、
及び他系のＣＰＵ側バス接続機構とそれぞれ接続されて
いる。
力されるバス接続制御線６は、各バス接続制御機構３、
及び他系のＣＰＵ側バス接続機構とそれぞれ接続されて
いる。
【００１３】図３は、ＣＰＵ側バス接続制御機構２を示
すブロック図である。ＣＰＵからのデータ信号２１８，
ＣＰＵからの出力信号２１５，及びＣＰＵからのバス制
御信号２１４は、各々３ステートバッファ２０３を通し
て、バスへのデータ信号２２５，バスへの出力信号２２
３、及びバス接続制御機構と他系のＣＰＵ側バス接続制
御機構へのバス接続制御信号２２２に各々接続される。
すブロック図である。ＣＰＵからのデータ信号２１８，
ＣＰＵからの出力信号２１５，及びＣＰＵからのバス制
御信号２１４は、各々３ステートバッファ２０３を通し
て、バスへのデータ信号２２５，バスへの出力信号２２
３、及びバス接続制御機構と他系のＣＰＵ側バス接続制
御機構へのバス接続制御信号２２２に各々接続される。
【００１４】このとき、ＣＰＵからのデータ信号２１８
を受けるバッファには、入力側にはＣＰＵからの入力制
御線２１７，出力側には出力を制御するＯＲゲート２０
５を介してＣＰＵからの出力制御信号２１９が接続され
る。
を受けるバッファには、入力側にはＣＰＵからの入力制
御線２１７，出力側には出力を制御するＯＲゲート２０
５を介してＣＰＵからの出力制御信号２１９が接続され
る。
【００１５】また、バスからの入力信号２２４は、バッ
ファ２０４を介してＣＰＵへの入力信号２１６に接続さ
れる。このとき、バスからの入力信号２２４の内、プル
アップの必要な信号は＋５Ｖの電源へプルアップ用抵抗
２０２を介して接続される。
ファ２０４を介してＣＰＵへの入力信号２１６に接続さ
れる。このとき、バスからの入力信号２２４の内、プル
アップの必要な信号は＋５Ｖの電源へプルアップ用抵抗
２０２を介して接続される。
【００１６】バス接続制御信号２２２は、大きく出力許
可信号と電源制御信号とに分けられる。出力許可信号２
１０と電源制御信号２１１は他系のバス接続制御機構か
ら出力されたバス接続制御信号である。
可信号と電源制御信号とに分けられる。出力許可信号２
１０と電源制御信号２１１は他系のバス接続制御機構か
ら出力されたバス接続制御信号である。
【００１７】出力許可信号２１０と電源制御信号２１１
はプルアップ用抵抗２０２でプルアップされ、ＮＯＴゲ
ート２０１に各々接続される。
はプルアップ用抵抗２０２でプルアップされ、ＮＯＴゲ
ート２０１に各々接続される。
【００１８】各々のＮＯＴゲート２０１から内部バス出
力許可信号２１２及び内部電源制御信号２１３が出力さ
れ、内部バス出力許可信号２１２はＣＰＵからの出力信
号２１５、ＣＰＵからのバス接続制御信号２１４を受け
る３ステートバッファ２０３及びＣＰＵからのデータ信
号２１８の出力を制御するＯＲゲート２０５に接続さ
れ、内部電源制御信号２１３は、リレー２０６の制御コ
イルに接続されている。但し、リレー２０６は内部電源
制御信号２１３が“Ｈ”で接点が開くタイプである。
力許可信号２１２及び内部電源制御信号２１３が出力さ
れ、内部バス出力許可信号２１２はＣＰＵからの出力信
号２１５、ＣＰＵからのバス接続制御信号２１４を受け
る３ステートバッファ２０３及びＣＰＵからのデータ信
号２１８の出力を制御するＯＲゲート２０５に接続さ
れ、内部電源制御信号２１３は、リレー２０６の制御コ
イルに接続されている。但し、リレー２０６は内部電源
制御信号２１３が“Ｈ”で接点が開くタイプである。
【００１９】マザーボードからの電源２２６はリレー２
０６の一方の接点に接続され、もう一方の接点にはＣＰ
Ｕへの電源２２１が接続される。
０６の一方の接点に接続され、もう一方の接点にはＣＰ
Ｕへの電源２２１が接続される。
【００２０】図３はバス接続制御機構のブロック図であ
る。
る。
【００２１】基板からのデータ信号３１８、及び基板か
らの出力信号３１５は、各々３ステートバッファ３０３
を通して、バスへのデータ信号３２５、及びバスへの出
力信号３２３に各々接続される。
らの出力信号３１５は、各々３ステートバッファ３０３
を通して、バスへのデータ信号３２５、及びバスへの出
力信号３２３に各々接続される。
【００２２】このとき、基板からのデータ信号３１８を
受けるバッファには、入力側には基板からの入力制御線
３１７、出力側には出力を制御するＯＲゲート３０５を
介して基板からの出力制御信号３１９が接続される。
受けるバッファには、入力側には基板からの入力制御線
３１７、出力側には出力を制御するＯＲゲート３０５を
介して基板からの出力制御信号３１９が接続される。
【００２３】また、バスからの入力信号３２４は、バッ
ファ３０４を介して基板への入力信号３１６に接続され
る。このとき、バスからの入力信号３２４の内、プルア
ップの必要な信号は＋５Ｖの電源へプルアップ用抵抗３
０２を介して接続される。
ファ３０４を介して基板への入力信号３１６に接続され
る。このとき、バスからの入力信号３２４の内、プルア
ップの必要な信号は＋５Ｖの電源へプルアップ用抵抗３
０２を介して接続される。
【００２４】１系の出力許可信号３１０と１系の電源制
御信号３１１は、１系のバス接続制御機構から出力され
たバス接続制御信号であり、２系の出力許可信号３３０
と２系の電源制御信号３３１は２系のバス接続制御機構
から出力されたバス接続制御信号である。
御信号３１１は、１系のバス接続制御機構から出力され
たバス接続制御信号であり、２系の出力許可信号３３０
と２系の電源制御信号３３１は２系のバス接続制御機構
から出力されたバス接続制御信号である。
【００２５】１系の出力許可信号３１０と１系の電源制
御信号３１１、２系の出力許可信号３３０、及び２系の
電源制御信号３３１は、プルアップ用抵抗３０２でプル
アップされ、ＮＡＮＤゲート３０１に各々接続される。
御信号３１１、２系の出力許可信号３３０、及び２系の
電源制御信号３３１は、プルアップ用抵抗３０２でプル
アップされ、ＮＡＮＤゲート３０１に各々接続される。
【００２６】各々のＮＡＮＤゲート３０１から内部バス
出力許可信号３１２及び内部電源制御信号３１３が出力
され、内部バス出力許可信号３１２は、基板からの出力
信号３１５を受ける３ステートバッファ３０３及び基板
からのデータ信号３１８の出力を制御するＯＲゲート３
０５に接続され、内部電源制御信号３１３は、リレー３
０６の制御コイルに接続されている。但し、リレー３０
６は内部電源制御信号３１３が“Ｈ”で接点が開くタイ
プである。
出力許可信号３１２及び内部電源制御信号３１３が出力
され、内部バス出力許可信号３１２は、基板からの出力
信号３１５を受ける３ステートバッファ３０３及び基板
からのデータ信号３１８の出力を制御するＯＲゲート３
０５に接続され、内部電源制御信号３１３は、リレー３
０６の制御コイルに接続されている。但し、リレー３０
６は内部電源制御信号３１３が“Ｈ”で接点が開くタイ
プである。
【００２７】マザーボードからの電源３２６はリレー３
０６の一方の接点に接続され、もう一方の接点には基板
への電源３２１が接続される。
０６の一方の接点に接続され、もう一方の接点には基板
への電源３２１が接続される。
【００２８】以下に図１のマザーボードの説明を図１，
図３，図４を用いて行う。
図３，図４を用いて行う。
【００２９】このマザーボード本体１に接続されている
基板が動作中に何等かのエラーを起こし、交換せざるを
得なくなったとき、マザーボードを介して接続している
この故障を検出したＣＰＵが、バス接続制御線６を使用
してエラーを起こした基板をバス５から切り離すのだ
が、このとき、バス接続制御線６中の出力許可信号３１
０を“Ｌ”にし、基板の出力がバス５に影響を与えない
ようにする。その後に電源制御信号３１１を“Ｌ”にす
ることにより基板の電源を切断する。
基板が動作中に何等かのエラーを起こし、交換せざるを
得なくなったとき、マザーボードを介して接続している
この故障を検出したＣＰＵが、バス接続制御線６を使用
してエラーを起こした基板をバス５から切り離すのだ
が、このとき、バス接続制御線６中の出力許可信号３１
０を“Ｌ”にし、基板の出力がバス５に影響を与えない
ようにする。その後に電源制御信号３１１を“Ｌ”にす
ることにより基板の電源を切断する。
【００３０】以上の動作により、エラーを起こした基板
はバス５から切り離されたため他の基板が動作中にこの
エラーを起こした基板を抜いても他の基板の動作に影響
を与えることはない。
はバス５から切り離されたため他の基板が動作中にこの
エラーを起こした基板を抜いても他の基板の動作に影響
を与えることはない。
【００３１】また、基板をマザーボードに挿入する場合
も、この状態からマザーボードのコネクタに挿入し、バ
ス接続制御信号を駆動したＣＰＵから電源制御信号３１
１を“Ｌ”にし、その後に出力許可信号３１０を“Ｌ”
にすることにより、他の基板を動作させたままでマザー
ボードに基板を挿入することができる。
も、この状態からマザーボードのコネクタに挿入し、バ
ス接続制御信号を駆動したＣＰＵから電源制御信号３１
１を“Ｌ”にし、その後に出力許可信号３１０を“Ｌ”
にすることにより、他の基板を動作させたままでマザー
ボードに基板を挿入することができる。
【００３２】次にこのマザーボードの動作を図６の全て
二重化されたコンピュータ装置５００及び図３，図４を
使って説明する。例として、第一のＩ／Ｏ基板５１４が
故障したことを第一のＣＰＵ基板５１０が検出した場
合、第一のＣＰＵ基板５１０はバス接続制御信号５０７
の内の出力許可信号３１０を使って、第一のＩ／Ｏのバ
ス接続制御機構の出力バッファを全てハイインピーダン
スにし、その後バス接続制御信号５０７の内の電源制御
信号３１１を使って第一のＩ／Ｏ基板５１４の電源の切
断を指示する。
二重化されたコンピュータ装置５００及び図３，図４を
使って説明する。例として、第一のＩ／Ｏ基板５１４が
故障したことを第一のＣＰＵ基板５１０が検出した場
合、第一のＣＰＵ基板５１０はバス接続制御信号５０７
の内の出力許可信号３１０を使って、第一のＩ／Ｏのバ
ス接続制御機構の出力バッファを全てハイインピーダン
スにし、その後バス接続制御信号５０７の内の電源制御
信号３１１を使って第一のＩ／Ｏ基板５１４の電源の切
断を指示する。
【００３３】これにより、第一のＩ／Ｏ基板５１４は完
全にマザーボードのバス５０５から切り離されるが、装
置の動作は第二のＩ／Ｏ基板５１５を使用して続行され
る。
全にマザーボードのバス５０５から切り離されるが、装
置の動作は第二のＩ／Ｏ基板５１５を使用して続行され
る。
【００３４】この後、保守員の手により第一のＩ／Ｏ基
板５１４が交換され、何らかの手段により交換の終了を
第一のＣＰＵ基板５１０に報告すると、第一のＣＰＵ基
板５１０はバス接続制御信号５０７の内の電源制御信号
３１１を使って第一のＩ／Ｏのコネクタに第一のＩ／Ｏ
基板５１４の電源の投入を指示し、バス接続制御信号５
０７の内の出力許可信号３１０を使って、第一のＩ／Ｏ
のコネクタ５０４のバッファのハイインピーダンスを解
除し、マザーボードのバスへの接続を行う。
板５１４が交換され、何らかの手段により交換の終了を
第一のＣＰＵ基板５１０に報告すると、第一のＣＰＵ基
板５１０はバス接続制御信号５０７の内の電源制御信号
３１１を使って第一のＩ／Ｏのコネクタに第一のＩ／Ｏ
基板５１４の電源の投入を指示し、バス接続制御信号５
０７の内の出力許可信号３１０を使って、第一のＩ／Ｏ
のコネクタ５０４のバッファのハイインピーダンスを解
除し、マザーボードのバスへの接続を行う。
【００３５】
【発明の効果】以上説明したように本発明は、マザーボ
ード側に実装されるコネクタにバッファと３ステートバ
ッファとリレーを内蔵し、その３ステートバッファの状
態及び、そのコネクタに接続されている基板の電源の
入，切をそのマザーボードに実装されているいずれかの
基板から制御できるようにしたため、複数の基板がマザ
ーボードにより相互に接続され構成される無停止型コン
ピュータの場合、ある基板が故障して交換の必要が生じ
た場合でも装置の動作を停止させることなく故障した基
板を交換できるという効果がある。
ード側に実装されるコネクタにバッファと３ステートバ
ッファとリレーを内蔵し、その３ステートバッファの状
態及び、そのコネクタに接続されている基板の電源の
入，切をそのマザーボードに実装されているいずれかの
基板から制御できるようにしたため、複数の基板がマザ
ーボードにより相互に接続され構成される無停止型コン
ピュータの場合、ある基板が故障して交換の必要が生じ
た場合でも装置の動作を停止させることなく故障した基
板を交換できるという効果がある。
【図１】本発明の一実施例に係る無停止型コンピュータ
のマザーボードの構成図である。
のマザーボードの構成図である。
【図２】従来のマザーボードの構成図である。
【図３】ＣＰＵ側のバス接続制御機構の構成図である。
【図４】バス接続制御機構の構成図である。
【図５】従来のマザーボードを使用した全て二重化され
た無停止型コンピュータを示す構成図である。
た無停止型コンピュータを示す構成図である。
【図６】本発明の無停止型コンピュータのマザーボード
を使用した全て二重化された無停止型コンピュータを示
す構成図である。
を使用した全て二重化された無停止型コンピュータを示
す構成図である。
１ 無停止型コンピュータのマザーボード ２ ＣＰＵ側のバス接続制御機構 ３ バス接続制御機構 ４ コネクタ ５ バス ６ バス接続制御線 １０１ 従来のマザーボード １０４ コネクタ １０５ バス ２００ ＣＰＵ側のバス接続制御機構 ２０１ ＮＯＴゲート ２０２ プルアップ用抵抗 ２０３ ３ステートバッファ ２０４ バッファ ２０５ ＯＲゲート ２０６ リレー ２１０ 他系ＣＰＵからの出力許可信号 ２１１ 他系ＣＰＵからの電源制御信号 ２１２ 内部バス出力許可信号 ２１３ 内部電源制御信号 ２１４ ＣＰＵからのバス接続制御信号 ２１５ ＣＰＵからの出力信号 ２１６ ＣＰＵへの入力信号 ２１７ ＣＰＵからの入力制御線 ２１８ ＣＰＵからのデータ信号 ２１９ ＣＰＵからの出力制御信号 ２２０ ＣＰＵ基板へのＧＮＤ ２２１ ＣＰＵへの電源 ２２２ バス接続制御信号 ２２３ バスへの出力信号 ２２４ バスからの入力信号 ２２５ バスへのデータ信号 ２２６ マザーボードからの電源 ３００ バス接続制御機構 ３０１ ＮＡＮＤゲート ３０２ プルアップ用抵抗 ３０３ ３ステートバッファ ３０４ バッファ ３０５ ＯＲゲート ３０６ リレー ３１０ １系ＣＰＵからの出力許可信号 ３１１ １系ＣＰＵからの電源制御信号 ３１２ 内部バス出力許可信号 ３１３ 内部電源制御信号 ３１５ 基板からの出力信号 ３１６ 基板への入力信号 ３１７ 基板からの入力制御線 ３１８ 基板からのデータ信号 ３１９ 基板からの出力制御信号 ３２０ 基板へのＧＮＤ ３２１ 基板への電源 ３２３ バスへの出力信号 ３２４ バスからの入力信号 ３２５ バスへのデータ信号 ３２６ マザーボードからの電源 ３３０ ２系ＣＰＵからの出力許可信号 ３３１ ２系ＣＰＵからの電源制御信号 ４００ 全て二重化された無停止型コンピュータ ４０１ 従来のマザーボード ４０４ コネクタ ４０５ バス ４１０ 第一のＣＰＵ基板 ４１１ 第二のＣＰＵ基板 ４１２ 第一のメモリ基板 ４１３ 第二のメモリ基板 ４１４ 第一のＩ／Ｏ基板 ４１５ 第二のＩ／Ｏ基板 ５００ 全て二重化された無停止型コンピュータ ５０１ 無停止型コンピュータのマザーボード ５０２ ＣＰＵ側のバス接続制御機構 ５０３ バス接続制御機構 ５０４ コネクタ ５０５ バス ５０６ １系ＣＰＵのバス接続制御信号 ５０７ ２系ＣＰＵのバス接続制御信号 ５１０ 第一のＣＰＵ基板 ５１１ 第二のＣＰＵ基板 ５１２ 第一のメモリ基板 ５１３ 第二のメモリ基板 ５１４ 第一のＩ／Ｏ基板 ５１５ 第二のＩ／Ｏ基板
Claims (3)
- 【請求項１】 複数の基板がマザーボードにより相互に
接続され構成されるコンピュータに使用するマザーボー
ドにおいて、 マザーボード側に３ステートのバッファとリレーを内蔵
し、該バッファの３ステートの状態及び、そのコネクタ
に接続されている基板の電源の入，切をマザーボードに
実装されているいずれかの基板から制御可能としたこと
を特徴とする無停止型コンピュータのマザーボード。 - 【請求項２】 いずれかの基板に障害が発生した場合、
バス接続制御信号を使って障害を起こした基板をバスか
ら切り離して電源の切断を行うことを特徴とする請求項
１に記載の無停止型コンピュータのマザーボード。 - 【請求項３】 復旧時には、バス接続制御信号を使って
基板をバスに接続することを特徴とする請求項１に記載
の無停止型コンピュータのマザーボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032664A JPH05197448A (ja) | 1992-01-22 | 1992-01-22 | 無停止型コンピュータのマザーボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032664A JPH05197448A (ja) | 1992-01-22 | 1992-01-22 | 無停止型コンピュータのマザーボード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05197448A true JPH05197448A (ja) | 1993-08-06 |
Family
ID=12365137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032664A Pending JPH05197448A (ja) | 1992-01-22 | 1992-01-22 | 無停止型コンピュータのマザーボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05197448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007233878A (ja) * | 2006-03-03 | 2007-09-13 | Nec Corp | 情報処理装置 |
| JP2007233879A (ja) * | 2006-03-03 | 2007-09-13 | Nec Corp | 情報処理装置 |
-
1992
- 1992-01-22 JP JP4032664A patent/JPH05197448A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007233878A (ja) * | 2006-03-03 | 2007-09-13 | Nec Corp | 情報処理装置 |
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