JPH05197628A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】ワードライン１１について書込み可能情報又は
書込み禁止情報を記憶する書込み可否情報記憶素子２２
と、行デコーダ１３により選択されたワードライン１１
についての書込み可否情報記憶素子２２が記憶する情報
に応じて、書込み可否信号を書込み回路２９へ出力する
書込み可否判断手段１８とを備え、選択されたワードラ
イン１１について書込み可否情報記憶素子２２が書込み
禁止情報を記憶する場合に、書込み回路２９がデータ信
号を出力しない半導体記憶装置。 【効果】ＲＯＭとして使用される特定のメモリ領域（書
込み禁止領域）に対して、ＣＰＵの誤動作等を原因とし
て誤ってデータを書込みことが防止され、信頼性が向上
する。メモリ領域に於て書込み禁止領域の設定が、書込
み禁止領域に記憶すべきＲＯＭデータの量等に応じて、
少なくとも１本のワードライン１１ごとに、任意の単位
で柔軟に実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、メモリ領域の一部を読みだし専用メモリ（以下
「ＲＯＭ」とする）として使用し得る不揮発性リードラ
イトメモリ（以下「不揮発性ＲＷＭ」とする）に関す
る。

【０００２】

【従来の技術】不揮発性ＲＷＭは、電源を切った後も、
書き込んだデータを保持し続けることができるので、本
来ＲＯＭに記憶すべきデータ（ＲＯＭデータ）を不揮発
性ＲＷＭのメモリ領域の一部に記憶させることにより、
そのメモリ領域の一部をＲＯＭの代わりに使用すること
が可能である。この場合、ＲＯＭの代わりに使用される
メモリ領域へＲＯＭデータが記憶された後は、他のデー
タがその領域に書き込まれないようにしなければならな
い。

【０００３】従来技術によれば、特定のメモリ領域に対
してデータの書込みが禁止されているか又は書込みが可
能かの判断は、プログラムに基づいたＣＰＵによる外部
制御によって実行される。従って、そのプログラムにバ
グが存在した場合、又は制御中にノイズが発生した場合
に於て、それを原因としてＣＰＵが暴走又は誤動作する
と、ＲＯＭの代わりに使用されているメモリ領域に対し
て、誤ってデータの書込みが行われ、ＲＯＭデータが消
去されるという問題が生じる。

【０００４】特開平３−１２９４４６号公報は、アドレ
スバスからの情報に応じてＥＥＰＲＯＭ領域の書込み許
可領域と書込み禁止領域とを指定する領域指定信号を発
生させる領域指定手段（書込み許可領域レジスタ）と、
その領域指定信号により指定された書込み領域とアドレ
スバスからのデータにより指定された領域とを比較して
これらの２つの領域が不一致の場合にＥＥＰＲＯＭに対
するデータ書込みを禁止する判別手段と、を有するＥＥ
ＰＲＯＭ内蔵コンピュータを開示している。

【０００５】また、特開平２−２４３５号公報は、一部
の記憶セルについて書換えを禁止するために、書換え禁
止領域に対して書換え動作に必要な高電圧を印加しない
ようにする書換え禁止回路を備えた半導体不揮発性記憶
装置を開示している。書換え禁止回路の動作は、書換え
禁止回路に接続された外部入力端子の電位により制御さ
れる。

【０００６】また、特開昭６２−２０２３９５号公報
は、書込み防止信号入力端子を有する半導体集積回路装
置であって、書込み防止信号入力端子から書込み防止信
号が入力されている間に行われる特定のアドレス指定に
対しては行選択信号を出力しないデコータを備えた半導
体集積回路を開示している。

【０００７】また、特開昭６１−２７１６８７号公報
は、複数のメモリブロックを有する磁気バブルカセット
であって、書込みまたは書込み禁止を指定する指定信号
をメモリブロック毎に発生させる手段と、書込み命令が
与えられたさいに書込み禁止の指定信号を検出する手段
とを備え、書込み禁止の指定信号を検出した場合に書込
みを行わない磁気バブルカセットを開示している。書込
みの指定及び書込み禁止の指定は、スイッチ切替えで実
行される。

【０００８】

【発明が解決しようとする課題】しかしながら、上述の
従来技術によれば、次に述べる問題がある。

【０００９】特開平３−１２９４４６号公報の開示する
ＥＥＰＲＯＭ内蔵コンピュータに於いては、領域指定信
号により指定された書込み領域とアドレスバスからのデ
ータにより指定された領域とを比較する手段（領域判別
回路）に対して、アドレスデコーダからのデータをデコ
ードしアドレス空間識別信号を出力する必要がある。こ
のためのアドレスデコーダが、ＥＥＰＲＯＭのアドレス
デコーダとは別に必要になるという不都合がある。

【００１０】特開平２−２４３５号公報の開示する半導
体不揮発性記憶装置は、書換え禁止回路の動作が書換え
禁止回路に接続された外部入力端子の電位により制御さ
れるため、あるアドレスへの書込みを許可するか否かの
判定回路が、半導体記憶装置の外部に必要であるという
欠点がある。

【００１１】特開昭６２−２０２３９５号公報の開示す
る半導体集積回路装置は、特定のアドレスについて行選
択信号を出力しない構成を有しているため、あるサイク
ルで選択されたビットに対して書込みが禁止されている
とき、そのビットからの読み出しも不可能となるという
欠点を有している。

【００１２】特開昭６１−２７１６８７号公報の開示す
る磁気バブルカセットは、書込みの指定及び書込み禁止
の指定をブロック単位で行うため、より小さな単位での
書込み禁止の指定をすることができないという欠点を有
している。

【００１３】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ＲＯＭの代
わりに使用される特定のメモリ領域に対して、ＣＰＵの
誤動作等を原因として誤ってデータを書込むことが確実
に防止される信頼性の高い半導体記憶装置を提供するこ
とにある。

【００１４】本発明の他の目的は、メモリ領域に於て書
込みが禁止される領域の設定が、ＲＯＭとして使用され
るメモリ領域（書込み禁止領域）に記憶すべきＲＯＭデ
ータの量等に応じて、任意の単位で柔軟に実行される半
導体記憶装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明の半導体記憶装置
は、行アドレス信号を受け、該行アドレス信号に応じて
行選択信号を出力する行デコーダと、該行デコーダに接
続され、該行選択信号を受け取るワードラインと、列ア
ドレス信号を受け、該列アドレス信号に応じて列選択信
号を出力する列デコーダと、該列デコーダに接続され、
該列選択信号を受け、該列選択信号に応じて開閉するス
イッチング素子と、外部入力データに応じてデータ信号
を出力する書込み回路と、該スイッチング素子を介して
該書込み回路に接続され、該書込み回路から該データ信
号を受け取るビットラインと、該ワードラインと該ビッ
トラインとに接続された記憶セルと、を備えた半導体記
憶装置であって、更に、該ワードラインについて書込み
可能情報又は書込み禁止情報を記憶する書込み可否情報
記憶素子と、該書込み可否情報記憶素子と該書込み回路
とに接続されており、該行デコーダにより選択されたワ
ードラインについての該書込み可否情報記憶素子が記憶
する情報に応じて、書込み可否信号を該書込み回路へ出
力する書込み可否判断手段と、を備え、該書込み可否情
報記憶素子が該書込み禁止情報を記憶する場合に該書込
み可否判断手段から出力される書込み可否信号を該書込
み回路が受けたとき、該書込み回路は該データ信号を出
力しないことにより、上記目的を達成する。

【００１６】前記書込み可否情報記憶素子は、導通状態
及び非導通状態の２つの状態を取り得る素子であり、前
記書込み可否判断手段は、前記行デコーダにより選択さ
れた前記ワードラインについての該書込み可否情報記憶
素子の該２つの状態に応じて、前記書込み可否信号を前
記書込み回路に出力してもよい。

【００１７】前記書込み可否判断手段が、信号線と、前
記書込み可否情報記憶素子と該信号線との間に接続さ
れ、前記行デコーダにより前記ワードラインが選択され
たとき、該選択されたワードラインについての該書込み
可否情報記憶素子が記憶する前記導通状態及び前記非導
通状態の２つの状態に応じて、該信号線の電位を変化さ
せる電位変化手段と、該信号線に接続され、該信号線の
該変化した電位に応じて、前記書込み可否信号を出力す
る書込み可否信号出力手段と、を備えていてもよい。

【００１８】前記書込み可否情報記憶素子は、前記ワー
ドラインの各々について、前記書込み可能情報又は前記
書込み禁止情報を記憶してもよい。

【００１９】前記書込み可否情報記憶素子は、前記ワー
ドラインのうち少なくとも２以上のワードラインからな
る複数のワードライン群の各々について、前記書込み可
能情報又は前記書込み禁止情報を記憶してもよい。

【００２０】本発明の他の半導体記憶装置は、行アドレ
ス信号を受け、該行アドレス信号に応じて行選択信号を
出力する行デコーダと、該行デコーダに接続され、該行
選択信号を受け取るワードラインと、列アドレス信号を
受け、該列アドレス信号に応じて列選択信号を出力する
列デコーダと、該列デコーダに接続され、該列選択信号
を受け、該列選択信号に応じて開閉するスイッチング素
子と、外部入力データに応じてデータ信号を出力する書
込み回路と、該スイッチング素子を介して該書込み回路
と接続され、該書込み回路から該データ信号を受け取る
ビットラインと、該ワードラインと該ビットラインとに
接続された記憶セルと、を備えた半導体記憶装置であっ
て、該列デコーダが、該ビットラインについて書込み可
能情報又は書込み禁止情報を記憶する書込み可否情報記
憶素子と、該列デコーダにより選択されたビットライン
についての該書込み可否情報記憶素子が記憶する情報に
応じて、該行選択信号の出力レベルを変化させる書込み
可否判断手段と、を有している。

【００２１】

【実施例】以下に、本発明を実施例について説明する。

【００２２】第１の実施例の半導体記憶装置は、図７
（ａ）に示されるように、複数のメモリブロックを有し
ている。各メモリブロックは、図７（ｂ）に示されるよ
うに、複数の行デコーダ１３、複数の列デコーダ１４及
び複数の書込み回路２９を有している。各書込み回路２
９は、図示されていない入出力バッファに接続されてい
る。

【００２３】次に、図１を参照しながら、第１の実施例
の主要部の構成の概略を説明する。本実施例の半導体記
憶装置は、行アドレス信号に応じて行選択信号を出力す
る行デコーダ１３と、行デコーダ１３に接続された行選
択信号線（ワードライン）１１と、列アドレス信号に応
じて列選択信号を出力する列デコーダ１４と、列選択信
号に応じて開閉するスイッチング素子１４０と、端子２
５に入力される外部入力データに応じてデータ信号を共
通データ線（Ｉ／Ｏ線）２６へ出力する書込み回路２９
と、スイッチング素子１４０を介して書込み回路２９の
共通データ線２６に接続されるビットライン２１と、ワ
ードライン１１及びビットライン２１に接続されたメモ
リセル（記憶セル）１５とを備えている。図１には、特
定のワードライン１１及びビットライン２１に接続され
た１個のメモリセル１５だけが示されているが、現実に
は、複数のワードライン１１と複数のビットライン２１
が交差する部分の各々に、メモリセル１５が形成されて
いる。

【００２４】ワードライン１１は行デコーダ１３から行
選択信号を受け取る。すなわち、選択されたワードライ
ン１１の電位は、行デコーダ１３によって変化する。ビ
ットライン２１は、列デコーダ１４によりスイッチング
素子１４０が開状態（オン状態）にされたとき、書込み
回路２９の共通データ線２６からデータ信号を受け取
る。一般には、本実施例の列デコーダ１４とスイッチン
グ素子１４０とを合わせて、「列デコーダ」と称するこ
ともあるが、本明細書に於いては、これらを区別して記
述する。なお、ビットライン２１は、公知の半導体記憶
装置と同様に、図示されていないセンスアンプに接続さ
れている。

【００２５】本半導体記憶装置は、更に、各ワードライ
ン１１について書込み可能情報又は書込み禁止情報を記
憶する書込み可否情報記憶素子２２と、書込み可否情報
記憶素子２２及び書込み回路２５に接続された書込み可
否判断手段１８とを備えている。

【００２６】書込み可否判断手段１８は、行デコーダ１
３により選択されたワードライン１１についての書込み
可否情報記憶素子２２が記憶している情報に応じて、書
込み可否信号を書込み可否信号線２３を介して書込み回
路２９へ出力する。書込み回路２９は、書込み可否信号
に応じて、データ信号の出力を停止する。

【００２７】本実施例の書込み可否情報記憶素子２２
は、導通状態及び非導通状態の２つの状態を取り得る素
子である。本実施例では、書込みが禁止されているワー
ドライン１１については、導通状態に設定され、書込み
が禁止されていないワードライン１１については、非導
通状態に設定されている。書込み可否判断手段１８は、
行デコーダ１３により選択されたワードライン１１につ
いての書込み可否情報記憶素子２２の２つの状態に応じ
て、書込み可否信号を書込み回路２９に出力する。

【００２８】より詳細には、書込み可否判断手段１８
は、信号線２７と、書込み可否情報記憶素子２２及び信
号線２７に接続された電位変化手段２０と、信号線２７
に接続された書込み可否信号出力手段２８と、を備えて
いる。各電位変化手段２０は、その電位変化手段２０が
接続されているワードライン１１が行デコーダ１３によ
り選択されたとき、その選択されたワードライン１１に
ついての書込み可否情報記憶素子１１の記憶する導通状
態及び非導通状態の２つの状態に応じて、信号線２７の
電位を変化させる。書込み可否信号出力手段２８は、信
号線２７の変化した電位に応じて、書込み可否信号を出
力する。この書込み可否信号は、書込み可否信号線２３
に出力される。信号線２７には、信号線２７をバイアス
し、又はプリチヤージするための手段１９が接続されて
いる。

【００２９】ライトイネーブル信号線２４及び書込み可
否信号線２３が入力端子に接続され、出力端子が書込み
回路２９に接続されたＮＡＮＤ回路３１を、本実施例の
半導体記憶装置は更に有している。

【００３０】次に、図２を参照しながら、第１の実施例
の回路構成を説明する。本実施例の書込み可否情報記憶
素子２２は、導通状態及び非導通状態の２つの状態を取
り得るヒューズである。前述したように、本実施例で
は、書込みが禁止されているワードライン１１について
のヒューズは導通状態に設定される。書込みが禁止され
ていないワードライン１１についてのヒューズは非導通
状態に設定される。ヒューズを非導通状態とするために
は、そのヒューズの一部をレーザトリマー等を用いて切
断すればよい。ヒューズを有する冗長回路を備えた半導
体記憶装置を製造する場合、そのヒューズの一部を切断
する工程を行うため、その工程に於いて書込み可否情報
記憶素子２２であるヒューズの一部をも切断すれば、製
造工程は特に増加しない。

【００３１】本実施例の電位変化手段２０は、ゲートが
ワードライン１１に接続されたＭＯＳＦＥＴである。Ｍ
ＯＳＦＥＴのソース／ドレインの一方は、書込み可否情
報記憶素子２２であるヒューズの一端に接続されてい
る。ＭＯＳＦＥＴのソース／ドレインの他方は、信号線
２７に接続されている。本実施例の信号線２７は、信号
線２７を抵抗４９を介して、Ｈｉｇｈレベル（以下、
「Ｈレベル」とする）の電位を供給する電源（不図示）
に接続されている。なお、ヒューズの他端は、接地され
ている。

【００３２】行アドレス信号線１０を介して伝達される
行アドレス信号に応じて行デコーダ１３によりワードラ
イン１１が選択されたとき（ワードライン１１の電位が
Ｈレベルに上昇したとき）、その選択されたワードライ
ン１１に接続されている電位変化手段（ＭＯＳＦＥＴ）
２０はオン状態となり、ＭＯＳＦＥＴのチャネルが導通
する。従って、選択されたワードライン１１についての
ヒューズが導通状態にあると、抵抗４９、信号線２７、
電位変化手段（ＭＯＳＦＥＴ）２０及びヒューズを介し
て、電流が電源からグランドへ流れる。このとき、抵抗
４９による電圧降下によって、信号線２７の電位は、電
源の供給する電位（例えば５ボルト）よりも大きく低下
し、Ｌｏｗレベル（以下、「Ｌレベル」とする）に変化
する。言いかえると、信号線２７の電位は、Ｌレベルに
プルダウンされる。

【００３３】こうして、信号線２７の電位がＬレベルに
低下すると、書込み可否信号出力手段２８である２段イ
ンバータによって増幅されたＬレベル信号が、書込み可
否信号（書込み禁止信号）として、ＮＡＮＤ回路３１の
一端子に出力される。

【００３４】この結果、たとえライトイネーブル信号線
２４を介してＨレベルのライトイネーブル信号がＮＡＮ
Ｄ回路３１の他の一端子に印加されていても、Ｌレベル
の書込み可否信号がＮＡＮＤ回路３１の一端子に印加さ
れている限り、外部入力データ（書込み信号）が共通デ
ータ線２６を介して書込み回路２９から出力されること
はない。こうして、列アドレス信号線９を介して伝達さ
れる列アドレス信号に応じて、列デコーダ１４によって
選択されたビットライン２１には、外部入力データが伝
達されない。従って、選択されたワードライン１１と選
択されたビットライン２１とに接続されたメモリセル１
５に対して、データの書込みは実行されない。

【００３５】一方、行デコーダ１３によりワードライン
１１が選択されたとき（ワードライン１１の電位がＨレ
ベルに上昇したとき）、選択されたワードライン１１に
ついてのヒューズが非導通状態にあると、電流は、ヒュ
ーズ、抵抗４９、電位変化手段（ＭＯＳＦＥＴ）２０及
び信号線２７を介して、電源からグランドへ流れない。
このとき、抵抗４９による電圧降下は生じない。従っ
て、信号線２７の電位は、Ｈレベルに維持される。

【００３６】こうして、信号線２７の電位がＨレベルに
維持されると、書込み可否信号出力手段２８である２段
インバータによって増幅されたＨレベル信号が、書込み
可否信号（書込み可能信号）として、ＮＡＮＤ回路３１
の一端子に出力される。その結果、ライトイネーブル信
号線２４を介してＨレベルのライトイネーブル信号がＮ
ＡＮＤ回路３１の他の一端子に印加されると、外部入力
データが共通データ線２６を介して書込み回路２９から
出力される。こうして、列デコーダ１４によって選択さ
れたビットライン２１に外部入力データが伝達される。
従って、選択されたワードライン１１と選択されたビッ
トライン２１とに接続されたメモリセルに対して、デー
タの書込みは実行される。

【００３７】このように本実施例によれば、ＲＯＭの代
わりに使用される特定のメモリ領域に対して、ＣＰＵの
誤動作等を原因として誤ってデータを書込みことが防止
され、信頼性が向上する。また、メモリ領域に於て書込
みが禁止される領域の設定が、ＲＯＭとして使用される
メモリ領域（書込み禁止領域）に記憶すべきＲＯＭデー
タの量等に応じて、ワードライン１本ごとに実行され
る。

【００３８】なお、電源と信号線２７との間に、抵抗４
９の代わりに、スイッチング素子を設けてもよい。抵抗
４９の代わりにスイッチング素子を有する改良された実
施例に於いては、ワードライン１１の選択が行われる前
に、スイッチング素子はオン状態にされ、信号線２７に
対するプリチャージが実行される。ワードライン１１の
選択が行われるときには、スイッチング素子はオフ状態
となり、信号線２７の電位は、電源の電位とは独立した
値をとり得る。こうして、この改良例に於いても、上述
の実施例の動作と同様にして、信号線２７の電位に応じ
て、書込み可否情報記憶素子２２の記憶する状態が検出
される。

【００３９】本実施例では、各メモリブロック内で、そ
のメモリブロックに属する複数のワードライン１１の各
々に対応する複数の電位変化手段２０が、延長された一
つの信号線２７を介して一つの書込み可否判断手段１８
に接続されている。信号線２７及び書込み可否判断可否
手段１８の数は、設計に応じて、任意の値に変更され得
る。また、本実施例の書込み回路２９の数は、ひとつの
メモリブロックについて１個であるが、その数は、ひと
つのメモリブロックについて２個以上であってもよい。

【００４０】本実施例では、ヒューズの「非導通状態」
が「書込み可能情報」の記憶に対応し、ヒューズの「導
通状態」が「書込み禁止情報」の記憶に対応している
が、ヒューズの「非導通状態」が「書込み禁止情報」の
記憶に対応し、ヒューズの「導通状態」が「書込み可能
情報」の記憶に対応するよう本実施例を改良してもよ
い。このような改良は、書込み可否信号出力手段２８で
あるインバータの段数を本実施例の２段から３段に置き
換えればよい。このようにして得た改良例では、例えば
信号線２７の電位がＬレベルに低下すると、書込み可否
信号出力手段２８である３段インバータによって増幅さ
れたＨレベル信号が、書込み可否信号（書込み可能信
号）として、ＮＡＮＤ回路３１の一端子に出力される。

【００４１】図３（ａ）は、本発明の第２の実施例の主
要部（書込み可否情報記憶素子２２）を示している。本
実施例と第１の実施例との主要な相違点は、本実施例に
於ける書込み可否情報記憶素子２２が、各々異なる反転
閾値電圧を有する２つの状態を取り得るＭＯＳＦＥＴで
あることである。本実施例では、書込みが禁止されてい
る行についてのＭＯＳＦＥＴは反転閾値電圧が低い状態
に設定される。書込みが禁止されていない行についての
ＭＯＳＦＥＴは反転閾値電圧が高い状態に設定される。
ＭＯＳＦＥＴの反転閾値電圧の制御は、ＭＯＳＦＥＴの
チャネル領域に対して行うドーピングのレベル（不純物
濃度）を調整することにより実行される。より具体的に
は、反転閾値を高くすべきＭＯＳＦＥＴのチャネル領域
に対しては、選択的に、反転閾値電圧を上昇させる導電
型の不純物イオンを注入する。また、このイオン注入に
際しては、反転閾値を低くすべきＭＯＳＦＥＴのチャネ
ル領域に対して不純物イオンが注入されないように、少
なくともそのチャネル部分をイオン注入マスク（典型的
には、フォトレジストマスク）により覆う。本実施例に
よれば、通常のリソグラフィ工程及びイオン注入工程に
より、所望のＭＯＳＦＥＴの閾電圧を制御することがで
きるので、任意のワードライン１１について書込み可否
情報記憶素子２２に書込み可否情報記憶をさせることが
簡単に行える。

【００４２】本実施例に於ける書込み可否情報記憶素子
２２であるＭＯＳＦＥＴは、電位変化手段２０をも兼ね
ている。すなわち、上記ＭＯＳＦＥＴのゲートはワード
ライン１１に接続され、ソース／ドレインの一方は接地
され、ソース／ドレインの他方は信号線２７に接続され
ている。

【００４３】このような構成により、行デコーダ１３に
よりワードライン１１が選択されたとき（ワードライン
１１の電位がＨレベルに上昇したとき）、その選択され
たワードライン１１に接続されているＭＯＳＦＥＴの反
転閾値が低いと、ＭＯＳＦＥＴのチャネルが導通する。
従って、抵抗４９、信号線２７及びＭＯＳＦＥＴを介し
て電流が電源からグランドへ流れ、信号線２７の電位
は、プルダウンする。

【００４４】一方、行デコーダ１３によりワードライン
１１が選択されたとき、その選択されたワードライン１
１に接続されているＭＯＳＦＥＴの反転閾値が高いと、
ＭＯＳＦＥＴのチャネルが導通しない。従って、抵抗４
９、信号線２７、及びＭＯＳＦＥＴを介して電流が電源
からグランドへ流れず、信号線２７の電位はＨレベルに
維持される。言いかえると、ＭＯＳＦＥＴを非導通状態
にするためには、選択されたワードライン１１の電位
（例えば、約５ボルト）にまでゲート電位が上昇して
も、そのＭＯＳＦＥＴがオン状態にならないように、Ｍ
ＯＳＦＥＴの反転閾値を調整する必要がある。

【００４５】本実施例によれば、半導体記憶装置の通常
の回路を構成するＭＯＳＦＥＴを形成する工程を利用し
て、書込み可否情報記憶素子２２を形成することができ
るので、第１の実施例に比較して、製造工程が簡略化さ
れる利点がある。

【００４６】図３（ｂ）は、本発明の第３の実施例の主
要部を示している。本実施例と第１の実施例との主要な
相違点は、本実施例に於ける書込み可否情報記憶素子２
２が、導通状態及び非導通状態の２つの状態を取り得る
フローティングゲート型ＥＥＰＲＯＭ素子（ＦＡＭＯ
Ｓ）であることである。本実施例では、書込みが禁止さ
れている行についての素子は導通状態（反転閾値電圧が
低い状態）に設定される。書込みが禁止されていない行
についてのＦＡＭＯＳ素子は非導通状態（反転閾値電圧
が高い状態）に設定される。ＦＡＭＯＳの反転閾値電圧
の制御は、ＦＡＭＯＳのフローティングゲートの電位を
調整することにより実行される。ＦＡＭＯＳのソース端
子２２２を接地し、コントロールゲート端子２２１に所
定の高電圧を印加することにより、フローティングゲー
トに電子が注入される。一方、コントロールゲート端子
２２１を接地し、ソース端子２２２に所定の高電圧を印
加することにより、フローティングゲートから電子が放
出される。上記両操作により、ＦＡＭＯＳの反転閾値を
繰り返して変化させることが可能である。

【００４７】このように、本実施例によれば、書込み可
否情報記憶素子２２の記憶する導通状態及び非導通状態
の２つの状態を、必要に応じて変更することが可能であ
る。従って、書込み禁止領域の設定及びその変更は、Ｒ
ＯＭとして使用されるメモリ領域（書込み禁止領域）に
記憶すべきＲＯＭデータの量等に応じて、柔軟に実行さ
れる。

【００４８】図４は、第４の実施例を示している。本実
施例と第１の実施例との主要な差異は、一つの書込み可
否情報記憶素子２２が、２本のワードライン１１につい
ての書込み可否情報を記憶する点にある。すなわち、図
示される書込み可否情報記憶素子２２が書込み禁止情報
を記憶している場合に於て、行アドレス信号線１０を介
して伝達される行アドレス信号に応じて、行デコーダ１
３により図示される２本のワードライン１１の何れかが
選択されたとき（ノード１０１の電位がＨレベルとなっ
たとき）、第１の実施例の動作と同様にして、書込み回
路（図４に於て不図示）はデータ信号を発生せず、選択
されたワードライン１１に接続されたメモリセル（図４
に於て不図示）へのデータの書込みは行われない。

【００４９】本実施例によれば、チップ上に於いて書込
み可否情報記憶素子２２の占有面積が縮小されるという
利点がある。なお、本実施例の一つの書込み可否情報記
憶素子２２は、２本のワードライン１１についての書込
み可否情報を記憶しているが、３本以上の任意の数のワ
ードライン１１についての書込み可否情報を記憶しても
よい。従って、メモリ領域に於て書込みが禁止される領
域の設定が、ＲＯＭとして使用されるメモリ領域（書込
み禁止領域）に記憶すべきＲＯＭデータの量等に応じ
て、少なくともワードライン２本ごとに、任意の単位で
柔軟に実行される。

【００５０】図５は、第５の実施例の主要部を示してい
る。本実施例の半導体記憶装置は、上述のすべての実施
例とは異なり、ビットライン２１について書込み可能情
報又は書込み禁止情報を記憶する書込み可否情報記憶素
子２２と、列デコーダ１４により選択されたビットライ
ン２１についての書込み可否情報記憶素子２２が記憶す
る情報に応じて、列選択信号の出力レベルを変化させる
書込み可否判断手段１８０と、を列デコーダ１４内に備
えている。参考のために、従来の半導体記憶装置の対応
する部分を図６に示す。図６に示されるように、従来の
半導体記憶装置に於いては、列アドレス信号線９に接続
された各列デコーダ１４（図６に於いては、１個の列デ
コーダだけが示されている）は、列アドレス信号に応じ
て、列選択信号線３７に列選択信号を出力する。列選択
信号線３７は、データ共通線２６とビットライン２１と
の間に設けられているスイッチング素子１４０のゲート
に接続されている。この従来の半導体記憶装置と本実施
例との主要な差異は、本実施例の列デコーダ１４内に、
上述の可否情報記憶素子２２と書込み可否判断手段１８
とが設けられていることにある。以下、図５を参照しな
がら、本実施例を説明する。

【００５１】本実施例の半導体記憶装置は、アドレス信
号に応じて行選択信号を出力する行デコーダ１３と、行
デコーダ１３に接続されたワードライン１１と、列アド
レス信号に応じて列選択信号を列選択信号線３７に出力
する列デコーダ１４と、列選択信号線３７に接続された
スイッチング素子１４０と、外部入力データに応じてデ
ータ信号を伝送する共通データ線（Ｉ／Ｏ線）２６と、
スイッチング素子１４０を介して共通データ線２６に接
続されたビットライン２１と、ワードライン１１及びビ
ットライン２１に接続された記憶セル１５と、を備えて
いる。

【００５２】本実施例の列デコーダ１４は、４組のビッ
トラインペアについて書込み可能情報又は書込み禁止情
報を記憶する書込み可否情報記憶素子２２と、列デコー
ダ１４により選択されたビットライン２１についての書
込み可否情報記憶素子２２が記憶する情報に応じて、行
選択信号の出力レベルを変化させる書込み可否判断手段
１８０と、を有している。

【００５３】より詳細には、本実施例の書込み可否情報
記憶素子２２は、第１の実施例の書込み可否情報記憶素
子２２と同様に、ヒューズである。書込み可否情報記憶
素子２２としては、前述のように、ヒューズ、ＭＯＳＦ
ＥＴ及びＥＥＰＲＯＭの何れを用いてもよい。

【００５４】ライトイネーブル信号線２４は、書込み可
否判断手段１８０内のＭＯＳＦＥＴのゲートに接続され
ている。ＭＯＳＦＥＴのソース／ドレインの一方はヒュ
ーズ（書込み可否情報記憶素子２２）及び抵抗１９０を
介して電源に接続されている。ソース／ドレインの他方
は、列デコーダ１４内のノード２９に接続されている。
抵抗１９０とヒューズとの間に入力が接続されたインバ
ータ２８０の出力と、ノード２９とは、ともに、ＮＯＲ
回路２９０の入力に接続されている。このＮＯＲ回路２
９０の出力は、列選択信号線３７に接続されている。

【００５５】以下に、本実施例の動作を説明する。書込
みサイクル時に於いて、図示されている４組のビットラ
インペアを選択するために、図示されている列テコーダ
１４に接続されている３本の列アドレス信号線９を介し
て伝送される列アドレス信号の全てがＨレベルになった
とき、列デコーダ１４内のノード２９がＬレベルとな
る。このとき、ヒューズ（書込み可否情報記憶素子２
２）が非導通状態にあると、インバータ２８０の入力
は、電源によりＨレベルに維持されるため、ＮＯＲ回路
２９０の２つの入力には、共に、Ｌレベルの信号が印加
される。この印加は、ライトイネーブル信号線２４を介
して伝送されるライトイネーブル信号がＨレベル及びＬ
レベルの何れであっても、影響を受けない。従って、列
デコーダ１４が列選択信号線３７に出力する列選択信号
はＨレベルとなる。すなわち、Ｈレベルのライトイネー
ブル信号が書込み回路（図５に於いて不図示）に入力さ
れているとき、選択されたビットライン２１についての
列デコーダ１４は列選択信号線３７にＨレベル信号を出
力し、スイッチング素子１４０をオン状態にする。この
ため、選択されるべき４組のビットラインペアに接続さ
れたメモリセル１５に対して、データの書込みが実行さ
れる。

【００５６】一方、ヒューズ（書込み可否情報記憶素子
２２）が導通状態にあると、ライトイネーブル信号線２
４を介して伝送されるライトイネーブル信号がＬレベル
のとき、インバータ２８０の入力は電源によりＨレベル
に維持されるため、ＮＯＲ回路２９０の２つの入力に
は、共に、Ｌレベルの信号が印加される。この結果、列
デコーダ１４が列選択信号線３７に出力する列選択信号
はＨレベルとなる。

【００５７】ライトイネーブル信号がＨレベルのとき
は、書込み可否判断手段１８０内のＭＯＳＦＥＴが導通
するため、インバータ２８０の入力はノード２９の電位
（Ｌレベル）にプルダウンされる。インバータ２８０の
入力の電位がＬレベルになると、そのインバータ２８０
の出力はＨレベルになる。この結果、列デコーダ１４が
出力ノード３７に出力する列選択信号はＬレベルとな
る。すなわち、Ｈレベルのライトイネーブル信号が書込
み回路（図５に於いて不図示）に入力されているとき、
選択されるべきビットライン２１についての列デコーダ
１４は、列選択信号線３７にＬレベル信号を出力し、ス
イッチング素子１４０をオフ状態にする。このため、選
択されるべき８本のビットライン２１に接続されるメモ
リセル１５に対して、データの書込みは実行されない。

【００５８】本実施例によれば、列アドレス信号に応じ
て選択されるべき４組のビットラインペアについて、そ
のビットライン２１の書込み可否情報記憶素子２２が書
込み禁止情報を記憶するとき、列デコーダ１４から列選
択信号が出力されない。このため、書込み回路（図５に
於いて不図示）の共通データ線２６を介して伝達される
データ信号は、選択されるべき４組のビットラインペア
に伝達されない。

【００５９】本実施例の書込み可否情報記憶素子２２
は、各列デコーダ１４に接続された１本の列選択信号線
３７ごとに設けられているが、複数の列選択信号線３７
について１個の書込み可否情報記憶素子２２が設けられ
ていてもよい。また、本実施例の半導体記憶装置は、１
個の列デコーダ１４が、複数本（８本）のビットライン
２１を共通データ線２６に接続し得る構成を有している
が、１個の列デコーダ１４に接続されるビットライン２
１の数は任意である。

【００６０】本実施例によれば、ＲＯＭの代わりに使用
される特定のメモリ領域に対して、ＣＰＵの誤動作等を
原因として誤ってデータを書込みことが防止され、信頼
性が向上する。また、メモリ領域に於て書込みが禁止さ
れる領域の設定が、ＲＯＭとして使用されるメモリ領域
（書込み禁止領域）に記憶すべきＲＯＭデータの量等に
応じて、少なくともビットライン１本ごとに、任意の単
位で柔軟に実行される。

【００６１】なお、本実施例の書込み可否情報記憶素子
２２は、列デコーダ１４が列選択信号を出力するノード
３７ごとに設けられているが、複数のノード３７からな
る群ごとに設けられていてもよい。

【００６２】

【発明の効果】このように本発明によれば、ＲＯＭの代
わりに使用される特定のメモリ領域に対して、ＣＰＵの
誤動作等を原因として誤ってデータを書込みことが防止
され、信頼性が向上する。また、メモリ領域に於て書込
みが禁止される領域の設定が、ＲＯＭとして使用される
メモリ領域（書込み禁止領域）に記憶すべきＲＯＭデー
タの量等に応じて、少なくともワードライン１本ごとに
又は少なくともビットライン１本ごとに、任意の単位で
柔軟に実行される。

【００６３】また、比較的簡単な構成により、ＲＡＭと
ＲＯＭとが１チップ内に混在した半導体記憶装置が提供
されるので、コンピュータボードの実装面積を縮小する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成の概略を示す図で
ある。

【図２】図１に示される第１の実施例の回路図である。

【図３】（ａ）は、本発明の第２の実施例が有する書込
み可否情報記憶素子を示す図であり、（ｂ）は、本発明
の第３の実施例が有する書込み可否情報記憶素子を示す
図である。

【図４】本発明の第４の実施例の構成の概略を示す図で
ある。

【図５】本発明の第５の実施例の構成の概略を示す図で
ある。

【図６】従来の半導体記憶装置において、図５に示され
る構成に対応する部分の概略を示す図である。

【図７】（ａ）は、本発明の第１の実施例が有するメモ
リブロックを示す図、（ｂ）は、そのメモリブロックの
平面レイアウトの概略を示す図である。

【符号の説明】

９ 列アドレス信号線 １０ 行アドレス信号線 １１ ワードライン（行選択信号線） １３ 行デコーダ １４ 列デコーダ １５ メモリセル １８ 書込み可否判断手段 ２０ 電位変化手段 ２１ ビットライン ２２ 書込み可否情報記憶素子 ２３ 書込み可否信号線 ２４ ライトイネーブル信号線 ２５ 端子 ２６ 共通データ線（Ｉ／Ｏ線） ２７ 信号線 ２８ 書込み信号出力手段 ２９ 書込み回路 ３１ ＮＡＮＤ回路 ３７ 列選択信号線 ４９ 抵抗 １４０ スイッチング素子 １９０ 抵抗 ２８０ インバータ ２９０ ＮＯＲ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】行アドレス信号を受け、該行アドレス信号
   に応じて行選択信号を出力する行デコーダと、 該行デコーダに接続され、該行選択信号を受け取るワー
   ドラインと、 列アドレス信号を受け、該列アドレス信号に応じて列選
   択信号を出力する列デコーダと、 該列デコーダに接続され、該列選択信号を受け、該列選
   択信号に応じて開閉するスイッチング素子と、 外部入力データに応じてデータ信号を出力する書込み回
   路と、 該スイッチング素子を介して該書込み回路に接続され、
   該書込み回路から該データ信号を受け取るビットライン
   と、 該ワードラインと該ビットラインとに接続された記憶セ
   ルと、を備えた半導体記憶装置であって、 更に、 該ワードラインについて書込み可能情報又は書込み禁止
   情報を記憶する書込み可否情報記憶素子と、 該書込み可否情報記憶素子と該書込み回路とに接続され
   ており、該行デコーダにより選択されたワードラインに
   ついての該書込み可否情報記憶素子が記憶する情報に応
   じて、書込み可否信号を該書込み回路へ出力する書込み
   可否判断手段と、 を備え、該書込み可否情報記憶素子が該書込み禁止情報
   を記憶する場合に該書込み可否判断手段から出力される
   書込み可否信号を該書込み回路が受けたとき、該書込み
   回路は該データ信号を出力しない、 半導体記憶装置。
2. 【請求項２】前記書込み可否情報記憶素子は、導通状態
   及び非導通状態の２つの状態を取り得る素子であり、 前記書込み可否判断手段は、前記行デコーダにより選択
   された前記ワードラインについての該書込み可否情報記
   憶素子の該２つの状態に応じて、前記書込み可否信号を
   前記書込み回路に出力する、 請求項１の半導体記憶装置。
3. 【請求項３】前記書込み可否判断手段が、 信号線と、 前記書込み可否情報記憶素子と該信号線との間に接続さ
   れ、前記行デコーダにより前記ワードラインが選択され
   たとき、該選択されたワードラインについての該書込み
   可否情報記憶素子が記憶する前記導通状態及び前記非導
   通状態の２つの状態に応じて、該信号線の電位を変化さ
   せる電位変化手段と、 該信号線に接続され、該信号線の該変化した電位に応じ
   て、前記書込み可否信号を出力する書込み可否信号出力
   手段と、を備えた、 請求項２に記載の半導体記憶装置。
4. 【請求項４】前記書込み可否情報記憶素子は、前記ワー
   ドラインの各々について、前記書込み可能情報又は前記
   書込み禁止情報を記憶する請求項１に記載の半導体記憶
   装置。
5. 【請求項５】前記書込み可否情報記憶素子は、前記ワー
   ドラインのうち少なくとも２以上のワードラインからな
   る複数のワードライン群の各々について、前記書込み可
   能情報又は前記書込み禁止情報を記憶する請求項１に記
   載の半導体記憶装置。
6. 【請求項６】行アドレス信号を受け、該行アドレス信号
   に応じて行選択信号を出力する行デコーダと、 該行デコーダに接続され、該行選択信号を受け取るワー
   ドラインと、 列アドレス信号を受け、該列アドレス信号に応じて列選
   択信号を出力する列デコーダと、 該列デコーダに接続され、該列選択信号を受け、該列選
   択信号に応じて開閉するスイッチング素子と、 外部入力データに応じてデータ信号を出力する書込み回
   路と、 該スイッチング素子を介して該書込み回路と接続され、
   該書込み回路から該データ信号を受け取るビットライン
   と、 該ワードラインと該ビットラインとに接続された記憶セ
   ルと、を備えた半導体記憶装置であって、 該列デコーダが、該ビットラインについて書込み可能情
   報又は書込み禁止情報を記憶する書込み可否情報記憶素
   子と、該列デコーダにより選択されたビットラインにつ
   いての該書込み可否情報記憶素子が記憶する情報に応じ
   て、該列選択信号の出力レベルを変化させる書込み可否
   判断手段と、を有する半導体記憶装置。