JPH05198182A - 信号事象アップセットが強化されたメモリセル - Google Patents
信号事象アップセットが強化されたメモリセルInfo
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- JPH05198182A JPH05198182A JP4166074A JP16607492A JPH05198182A JP H05198182 A JPH05198182 A JP H05198182A JP 4166074 A JP4166074 A JP 4166074A JP 16607492 A JP16607492 A JP 16607492A JP H05198182 A JPH05198182 A JP H05198182A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】 抵抗と容量を効果的に組み合わせることによ
り、アップセットに強いメモリセルを提供する。 【構成】 双安定論理装置（１１０）は、第１及び第２
のインバータ（１１２）及び（１１４）を備えている。
第１の抵抗性接続部（１４０）は、第１のインバータ
（１１２）の入力端（１３４）及び第２のインバータ
（１１４）の出力端（Ｂ＿）の間に設けられ、第２の抵
抗性接続部（１４２）は、第２のインバータ（１１４）
の入力端（１３８）及び第１のインバータ（１１２）の
出力端（Ｂ）の間に設けられている。第１及び第２の抵
抗性接続部はまた、容量性で以って結合されている。
り、アップセットに強いメモリセルを提供する。 【構成】 双安定論理装置（１１０）は、第１及び第２
のインバータ（１１２）及び（１１４）を備えている。
第１の抵抗性接続部（１４０）は、第１のインバータ
（１１２）の入力端（１３４）及び第２のインバータ
（１１４）の出力端（Ｂ＿）の間に設けられ、第２の抵
抗性接続部（１４２）は、第２のインバータ（１１４）
の入力端（１３８）及び第１のインバータ（１１２）の
出力端（Ｂ）の間に設けられている。第１及び第２の抵
抗性接続部はまた、容量性で以って結合されている。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体素子の製造
に係り、特に、信号事象アップセットが強化されたメモ
リセルに関する。
に係り、特に、信号事象アップセットが強化されたメモ
リセルに関する。
【０００２】
【従来技術の説明】通信衛星軌道空間等の、放射線が存
在する或る一定の環境下にあるスタティック・メモリセ
ルでは、特にソフトエラーまたは信号事象アップセット
（ＳＥＵ；ｓｉｇｎａｌ ｅｖｅｎｔ ｕｐ ｓｅｔ）
が起こり易い。ソフトエラーや信号事象アップセット
は、一般に、単一のエネルギッシュな粒子がメモリ等の
集積回路を貫通するときにその径路に沿って生じる電子
−正孔対によって引き起こされる。このイオントラック
から集められた電荷によって、被衝撃ノードの電圧が変
動する。この被衝撃ノードがメモリセル中にあり、変化
した論理状態が、このメモリセルに新しい論理状態をラ
ッチするのに要する時間に比して長く持続すれば（即
ち、回復時間がラッチ時間に比して長ければ）、このメ
モリセルはアップセットされる。この条件は、一般に、
クリティカル電荷量によって表わされる。メモリセルの
クリティカル容積を通した活性的粒子のイオン化した貫
通跡から集められた電荷量が、クリティカル電荷量を上
回っていれば、論理状態はアップセットされる。クリテ
ィカル電荷量は、メモリセルの論理状態を変えるのに必
要な最小電荷量として定義される。
在する或る一定の環境下にあるスタティック・メモリセ
ルでは、特にソフトエラーまたは信号事象アップセット
（ＳＥＵ；ｓｉｇｎａｌ ｅｖｅｎｔ ｕｐ ｓｅｔ）
が起こり易い。ソフトエラーや信号事象アップセット
は、一般に、単一のエネルギッシュな粒子がメモリ等の
集積回路を貫通するときにその径路に沿って生じる電子
−正孔対によって引き起こされる。このイオントラック
から集められた電荷によって、被衝撃ノードの電圧が変
動する。この被衝撃ノードがメモリセル中にあり、変化
した論理状態が、このメモリセルに新しい論理状態をラ
ッチするのに要する時間に比して長く持続すれば（即
ち、回復時間がラッチ時間に比して長ければ）、このメ
モリセルはアップセットされる。この条件は、一般に、
クリティカル電荷量によって表わされる。メモリセルの
クリティカル容積を通した活性的粒子のイオン化した貫
通跡から集められた電荷量が、クリティカル電荷量を上
回っていれば、論理状態はアップセットされる。クリテ
ィカル電荷量は、メモリセルの論理状態を変えるのに必
要な最小電荷量として定義される。
【０００３】イオン化状態の痕跡を引き起こす活性的粒
子は宇宙線であってよいし、例えば標準集積回路パッケ
ージから放出され得るα粒子等のα粒子（ヘリウム核
子）であってよい。
子は宇宙線であってよいし、例えば標準集積回路パッケ
ージから放出され得るα粒子等のα粒子（ヘリウム核
子）であってよい。
【０００４】ＳＥＵに対してメモリセルを強化する一方
法は、所定の事象によって生成された電荷量を低減する
ことによって行われる。これは、例えば、バルク材の収
集深さに比して薄いシリコン膜を使用することによって
達成される。例えば、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ
ｉｎｓｕｌａｔｏｒ）素子等の、絶縁物上に形成された
メモリセルは、シリコン等のバルク半導体上に形成され
たものに比して、ＳＥＵの影響を受け難い。このこと
は、絶縁物中の径路に沿ったイオン化電荷は、半導体中
に生成されたイオン化電荷に比して、収集されるよりも
再結合し易いということによる。
法は、所定の事象によって生成された電荷量を低減する
ことによって行われる。これは、例えば、バルク材の収
集深さに比して薄いシリコン膜を使用することによって
達成される。例えば、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ
ｉｎｓｕｌａｔｏｒ）素子等の、絶縁物上に形成された
メモリセルは、シリコン等のバルク半導体上に形成され
たものに比して、ＳＥＵの影響を受け難い。このこと
は、絶縁物中の径路に沿ったイオン化電荷は、半導体中
に生成されたイオン化電荷に比して、収集されるよりも
再結合し易いということによる。
【０００５】アップセットに対するメモリセルの妨害感
受性を低減する別の方法は、メモリセルのクリティカル
電荷量を増大することである。クリティカル電荷量の増
大に基づいてＳＥＵレートを改善する一手法は、インバ
ータのドレイン上の静電容量を増大させることによっ
て、所定量の収集電荷に対するノード上の電圧変動を低
減させることである。ＳＥＵに対してクリティカル電荷
量を増大させる際のこの静電容量の有効性は、同一のイ
ンバータのドレインからゲートにかけて容量を持たせ
て、ミラー効果（Ｍｉｌｌｅｒ ｅｆｆｅｃｔ）の有益
性を得ることによって増大する。しかしながら、十分大
きな容量に要求される相応の面積は、高レベルの耐ＳＥ
Ｕ性にとって、この有効性を半減させてしまう。
受性を低減する別の方法は、メモリセルのクリティカル
電荷量を増大することである。クリティカル電荷量の増
大に基づいてＳＥＵレートを改善する一手法は、インバ
ータのドレイン上の静電容量を増大させることによっ
て、所定量の収集電荷に対するノード上の電圧変動を低
減させることである。ＳＥＵに対してクリティカル電荷
量を増大させる際のこの静電容量の有効性は、同一のイ
ンバータのドレインからゲートにかけて容量を持たせ
て、ミラー効果（Ｍｉｌｌｅｒ ｅｆｆｅｃｔ）の有益
性を得ることによって増大する。しかしながら、十分大
きな容量に要求される相応の面積は、高レベルの耐ＳＥ
Ｕ性にとって、この有効性を半減させてしまう。
【０００６】スタティック・メモリセルにおけるＳＥＵ
に対する、ＳＥＵ生成に要求されるクリティカル電荷量
に基づく別の強化手法は、ラッチのフィードバック時間
を増大し、回復電流のための幾分なりとも長い時間を保
証して、アップセット状態がラッチされる以前にメモリ
の最初の状態を回復できるようにすることによって達成
される。この手法は、メモリセルを備えた２つの相互結
合式インバータの相互結合用ラインに抵抗器を含ませる
ことによって達成される。しかしながら、伝播遅延時間
ＲＣを増大させるこの手法はまた、セルの書込みサイク
ル時間を相当長びかせるものである。しかも、このフィ
ードバック手法に必要なレベルに、抵抗器の値を制御す
ることは困難である。このため、ＳＥＵ強化のためのこ
の抵抗器を用いる手法は、望ましいものではない。
に対する、ＳＥＵ生成に要求されるクリティカル電荷量
に基づく別の強化手法は、ラッチのフィードバック時間
を増大し、回復電流のための幾分なりとも長い時間を保
証して、アップセット状態がラッチされる以前にメモリ
の最初の状態を回復できるようにすることによって達成
される。この手法は、メモリセルを備えた２つの相互結
合式インバータの相互結合用ラインに抵抗器を含ませる
ことによって達成される。しかしながら、伝播遅延時間
ＲＣを増大させるこの手法はまた、セルの書込みサイク
ル時間を相当長びかせるものである。しかも、このフィ
ードバック手法に必要なレベルに、抵抗器の値を制御す
ることは困難である。このため、ＳＥＵ強化のためのこ
の抵抗器を用いる手法は、望ましいものではない。
【０００７】フィードバックの遅延時間ＲＣを増大させ
る、メモリのＳＥＵ応答の改善は、静電容量を増大させ
ることによって達成されるが、この場合も、書込み速度
は悪影響を受けてしまう。その上、一般に、付加したコ
ンデンサは、抵抗器の抵抗率を上げる場合に比して、大
きな面積を占有してしまう。
る、メモリのＳＥＵ応答の改善は、静電容量を増大させ
ることによって達成されるが、この場合も、書込み速度
は悪影響を受けてしまう。その上、一般に、付加したコ
ンデンサは、抵抗器の抵抗率を上げる場合に比して、大
きな面積を占有してしまう。
【０００８】ＳＥＵ強化を高めるのに使用される別の方
法は、相互結合式インバータに一対のトランジスタを接
続してこれを含めることである。しかしながら、この方
法は最適の方法ではない。なぜならば、この方法は、目
下のところ所望されるよりも大きな面積を必要とするか
らである。
法は、相互結合式インバータに一対のトランジスタを接
続してこれを含めることである。しかしながら、この方
法は最適の方法ではない。なぜならば、この方法は、目
下のところ所望されるよりも大きな面積を必要とするか
らである。
【０００９】従って、上述した課題を解消する改善策
が、現在のところ望まれている。
が、現在のところ望まれている。
【００１０】
【発明の概要】他の諸目的及び諸利益は、信号事象アッ
プセット強化式メモリセルの形成方法及び装置を提供す
る本発明によって、明白になると共に、以下において部
分的に明瞭になり、かつ達成されよう。
プセット強化式メモリセルの形成方法及び装置を提供す
る本発明によって、明白になると共に、以下において部
分的に明瞭になり、かつ達成されよう。
【００１１】双安定スタティック論理装置は、２つのイ
ンバータから構成される。第１の抵抗性結合は、第１の
インバータの入力端及び第２のインバータの出力端の間
で行われ、第２の抵抗性結合は、第２のインバータの入
力端及び第１のインバータの出力端の間で行われる。ま
た、付加容量は、抵抗器の何れか一端にてゲートからド
レインにかけて加えられ、及び／又は抵抗器に沿って分
布している。回路は、絶縁物上シリコン（ＳＯＩ）素子
に作り込むことができる。幾つかの変更及び修正もまた
開示される。
ンバータから構成される。第１の抵抗性結合は、第１の
インバータの入力端及び第２のインバータの出力端の間
で行われ、第２の抵抗性結合は、第２のインバータの入
力端及び第１のインバータの出力端の間で行われる。ま
た、付加容量は、抵抗器の何れか一端にてゲートからド
レインにかけて加えられ、及び／又は抵抗器に沿って分
布している。回路は、絶縁物上シリコン（ＳＯＩ）素子
に作り込むことができる。幾つかの変更及び修正もまた
開示される。
【００１２】本発明の利点は、負フィードバックをもた
らすときに、抵抗が容量を一層有効にするということで
ある。抵抗が、対向するインバータのドレインからゲー
トをある程度絶縁分離することによって、同インバータ
のドレイン上の電圧変化に比して、容量性結合に基づく
ゲート上の電圧変化がより大きくなる。この負フィード
バックは、回復電流を動的に増大させる。アップセット
を起こし得るには、イオンの痕跡による限定された量の
電荷しか存在しないため、増大した回復電流は、耐ＳＥ
Ｕ性を増大させる上で極めて有効である。逆に、アクセ
ストランジスタを流れる電流によってセルに書込みが行
われるとき、本来的に、非限定電荷が存在し、動的に増
大した回復電流は、書込み時間にあまり影響を及ぼすこ
とはない。こうして、書込み速度への影響を最小に保ち
つつ、アップセットに対する妨害感受性は低下する。ア
ップセットを防止する上での、この抵抗と容量の組合せ
の有効性は、負フィードバックの向上を実現させること
なしに期待される場合に比して、一層大きい。このこと
は、所定レベルの耐アップセット性に対し、または所定
面積の容量についてのより高い耐アップセット性に対し
て、より高速の書込みを見越している。
らすときに、抵抗が容量を一層有効にするということで
ある。抵抗が、対向するインバータのドレインからゲー
トをある程度絶縁分離することによって、同インバータ
のドレイン上の電圧変化に比して、容量性結合に基づく
ゲート上の電圧変化がより大きくなる。この負フィード
バックは、回復電流を動的に増大させる。アップセット
を起こし得るには、イオンの痕跡による限定された量の
電荷しか存在しないため、増大した回復電流は、耐ＳＥ
Ｕ性を増大させる上で極めて有効である。逆に、アクセ
ストランジスタを流れる電流によってセルに書込みが行
われるとき、本来的に、非限定電荷が存在し、動的に増
大した回復電流は、書込み時間にあまり影響を及ぼすこ
とはない。こうして、書込み速度への影響を最小に保ち
つつ、アップセットに対する妨害感受性は低下する。ア
ップセットを防止する上での、この抵抗と容量の組合せ
の有効性は、負フィードバックの向上を実現させること
なしに期待される場合に比して、一層大きい。このこと
は、所定レベルの耐アップセット性に対し、または所定
面積の容量についてのより高い耐アップセット性に対し
て、より高速の書込みを見越している。
【００１３】更に、比較的小さい占有面積が使用されて
いることから、セルアレイの密度を増大することができ
る。密度の向上は、より多くのメモリセルをチップに含
め得ることから、大きな利点である。
いることから、セルアレイの密度を増大することができ
る。密度の向上は、より多くのメモリセルをチップに含
め得ることから、大きな利点である。
【００１４】
【実施例】好ましい実施例の製造及び使用について、以
下に詳述する。しかしながら、本発明は、種々様々な文
脈内において実施することができる、多くの応用性に富
んだ発明力のある概念を提供するものであることを正し
く評価すべきである。また、記載した実施例は、単に本
発明を製造し使用する特定の手法の実例に過ぎず、これ
によって、本発明の範囲が限定されるものではない。
下に詳述する。しかしながら、本発明は、種々様々な文
脈内において実施することができる、多くの応用性に富
んだ発明力のある概念を提供するものであることを正し
く評価すべきである。また、記載した実施例は、単に本
発明を製造し使用する特定の手法の実例に過ぎず、これ
によって、本発明の範囲が限定されるものではない。
【００１５】以下において、本発明の装置及び方法につ
いて説明する。先ず、通常のスタティック・メモリセル
について、幾つかのＳＥＵ強化技術と共に説明する。次
に、第１の実施例を説明してから、変形例を説明する。
いて説明する。先ず、通常のスタティック・メモリセル
について、幾つかのＳＥＵ強化技術と共に説明する。次
に、第１の実施例を説明してから、変形例を説明する。
【００１６】先ず、図１を参照すると、通常のスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ；ｓｔａ
ｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
セル１０が示されている。このＳＲＡＭセル１０は、イ
ンバータ１４と相互結合したインバータ１２を備えてい
る。図示のセルにおいて、インバータ１２は、ＰＭＯＳ
（ｐ−ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６と、ＮＭＯ
Ｓ（ｎ−ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２０とを備え
ている。ＰＭＯＳトランジスタ１６のソース１７は、典
型的には例えば５Ｖの第１の電圧レベルＶDDに接続され
ている。ＰＭＯＳトランジスタ１６のドレイン１９は、
ＮＭＯＳトランジスタ２０のドレイン２１と出力ノード
Ｂで接続されている。また、ＰＭＯＳトランジスタ１６
のゲート１８は、ＮＭＯＳトランジスタ２０のゲート２
２と入力ノード３４で接続されている。ＮＭＯＳトラン
ジスタ２０のソース２２は、典型的には例えば接地電位
の第２の電圧レベルＶSSに接続されている。同様に、イ
ンバータ１４は、ＰＭＯＳトランジスタ２４とＮＭＯＳ
トランジスタ２８を備えている。ＰＭＯＳトランジスタ
２４のソース２５はまた、第１の電圧レベルＶDDに接続
されている。ＰＭＯＳトランジスタ２４のドレインは、
ＮＭＯＳトランジスタ２８と第２のインバータ出力ノー
ドＢ＿で接続されている。また、ＰＭＯＳトランジスタ
２４のゲート２６は、ＮＭＯＳトランジスタ２８のゲー
ト３０と第２のインバータ入力ノード３８で接続されて
いる。ＮＭＯＳトランジスタ２８のソース３１は、第２
の電圧レベルＶSSに接続されている。
ック・ランダム・アクセス・メモリ（ＳＲＡＭ；ｓｔａ
ｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
セル１０が示されている。このＳＲＡＭセル１０は、イ
ンバータ１４と相互結合したインバータ１２を備えてい
る。図示のセルにおいて、インバータ１２は、ＰＭＯＳ
（ｐ−ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６と、ＮＭＯ
Ｓ（ｎ−ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２０とを備え
ている。ＰＭＯＳトランジスタ１６のソース１７は、典
型的には例えば５Ｖの第１の電圧レベルＶDDに接続され
ている。ＰＭＯＳトランジスタ１６のドレイン１９は、
ＮＭＯＳトランジスタ２０のドレイン２１と出力ノード
Ｂで接続されている。また、ＰＭＯＳトランジスタ１６
のゲート１８は、ＮＭＯＳトランジスタ２０のゲート２
２と入力ノード３４で接続されている。ＮＭＯＳトラン
ジスタ２０のソース２２は、典型的には例えば接地電位
の第２の電圧レベルＶSSに接続されている。同様に、イ
ンバータ１４は、ＰＭＯＳトランジスタ２４とＮＭＯＳ
トランジスタ２８を備えている。ＰＭＯＳトランジスタ
２４のソース２５はまた、第１の電圧レベルＶDDに接続
されている。ＰＭＯＳトランジスタ２４のドレインは、
ＮＭＯＳトランジスタ２８と第２のインバータ出力ノー
ドＢ＿で接続されている。また、ＰＭＯＳトランジスタ
２４のゲート２６は、ＮＭＯＳトランジスタ２８のゲー
ト３０と第２のインバータ入力ノード３８で接続されて
いる。ＮＭＯＳトランジスタ２８のソース３１は、第２
の電圧レベルＶSSに接続されている。
【００１７】メモリセル１０は、出力ＢがＶDDまたはＶ
SSの何れか一方の電圧レベルを有するため、双安定論理
装置として動作する。第２のインバータ出力ノードＢ＿
は、出力Ｂとは反対の電圧レベルを有する。定常状態の
動作の例として、ノードＢがハイ（即ち、電圧レベルＶ
DD）であれば、ＮＭＯＳトランジスタ２８は導通状態と
なり、ＰＭＯＳトランジスタ２４は被導通状態となる。
次いで、ノードＢ＿の電圧はロー（即ち、電圧レベルＶ
SS）となる。Ｂ＿は第２のインバータ入力３４と結合し
ているため、トランジスタ１６は導通状態となり、トラ
ンジスタ２０は非導通状態となって、Ｂをハイレベルに
維持する。説明を簡単にするために、ここでは述べない
が、周知のアドレス指定技術を用いて、このメモリセル
に対して、書込みまたは読出しを行うことができる。
SSの何れか一方の電圧レベルを有するため、双安定論理
装置として動作する。第２のインバータ出力ノードＢ＿
は、出力Ｂとは反対の電圧レベルを有する。定常状態の
動作の例として、ノードＢがハイ（即ち、電圧レベルＶ
DD）であれば、ＮＭＯＳトランジスタ２８は導通状態と
なり、ＰＭＯＳトランジスタ２４は被導通状態となる。
次いで、ノードＢ＿の電圧はロー（即ち、電圧レベルＶ
SS）となる。Ｂ＿は第２のインバータ入力３４と結合し
ているため、トランジスタ１６は導通状態となり、トラ
ンジスタ２０は非導通状態となって、Ｂをハイレベルに
維持する。説明を簡単にするために、ここでは述べない
が、周知のアドレス指定技術を用いて、このメモリセル
に対して、書込みまたは読出しを行うことができる。
【００１８】信号事象アップセット（ＳＥＵ）またはソ
フトエラーの発生確率を低減するために、第１のインバ
ータ出力Ｂと第２のインバータ入力３８の接続部に、抵
抗器３７を備えることができる。同様に、第２のインバ
ータ出力Ｂ＿と第１のインバータ入力３４の間に、第２
の抵抗器３５を備えることができる。一般的に、この手
法の抵抗値によって、セルに対する最小の書込み時間が
相当低減される。
フトエラーの発生確率を低減するために、第１のインバ
ータ出力Ｂと第２のインバータ入力３８の接続部に、抵
抗器３７を備えることができる。同様に、第２のインバ
ータ出力Ｂ＿と第１のインバータ入力３４の間に、第２
の抵抗器３５を備えることができる。一般的に、この手
法の抵抗値によって、セルに対する最小の書込み時間が
相当低減される。
【００１９】他の応用では、ドレイン２１及びゲート２
２間の静電容量を増大させて、ＳＥＵの発生確率を低減
する。この場合、セル面積は、一般に、相当増大する。
２間の静電容量を増大させて、ＳＥＵの発生確率を低減
する。この場合、セル面積は、一般に、相当増大する。
【００２０】本発明によって構成したＳＥＵ強化式スタ
ティック・メモリセルを図２に示す。このセル１１０
は、相互結合式インバータ１１２及び１１４を備えてい
る。インバータ１１２は、図１について説明したように
接続されたＰＭＯＳトランジスタ１１６及びＮＭＯＳト
ランジスタ１２０を備えている。同様に、インバータ１
１４は、ＰＭＯＳトランジスタ１２４及びＮＭＯＳトラ
ンジスタ１２０を備えている。
ティック・メモリセルを図２に示す。このセル１１０
は、相互結合式インバータ１１２及び１１４を備えてい
る。インバータ１１２は、図１について説明したように
接続されたＰＭＯＳトランジスタ１１６及びＮＭＯＳト
ランジスタ１２０を備えている。同様に、インバータ１
１４は、ＰＭＯＳトランジスタ１２４及びＮＭＯＳトラ
ンジスタ１２０を備えている。
【００２１】入力ノード１３４及び出力ノードＢ＿間の
接続部は、抵抗器１４０で示すように、抵抗性である。
また、抵抗性接続部１４２は、出力ノードＢ及び入力ノ
ード１３８の間に設けられている。さらに、ノード１３
４及び出力ノードＢ間の容量性結合部１４４、並びに入
力ノード１３８及び出力ノードＢ＿間の容量性結合部１
４６も、図２に示されている。
接続部は、抵抗器１４０で示すように、抵抗性である。
また、抵抗性接続部１４２は、出力ノードＢ及び入力ノ
ード１３８の間に設けられている。さらに、ノード１３
４及び出力ノードＢ間の容量性結合部１４４、並びに入
力ノード１３８及び出力ノードＢ＿間の容量性結合部１
４６も、図２に示されている。
【００２２】一般に、抵抗器１４０及び１４２の抵抗値
は、５〜５０ｋΩ程度の間にあり、容量性結合部１４４
及び１４６の容量は、１〜１０ｆＦ程度の間にある。
は、５〜５０ｋΩ程度の間にあり、容量性結合部１４４
及び１４６の容量は、１〜１０ｆＦ程度の間にある。
【００２３】抵抗器１４０，１４２及びコンデンサ１４
４，１４６の双方が設けられるとき、予期しない共同作
用的関係が存在する。換言すると、ＳＥＵ強化は、フィ
ードバックにおける遅延時間ＲＣの増大、または所定の
電荷収集に対する電圧変動の減少から予期する場合に比
して、はるかに大きく高められる。これは、ＳＥＵ強化
に対する抵抗性または容量性手法に根拠を置くものであ
る。回復電流の向上のために、予期するよりも良好な結
果が得られる。抵抗器１４０（１４２）が、対向ドレイ
ンＢ＿（Ｂ）からゲート１３４（１３８）を分離すべく
作用することによって、関連のドレインに対するゲート
の容量性結合の負フィードバックの有効性が高められ
る。
４，１４６の双方が設けられるとき、予期しない共同作
用的関係が存在する。換言すると、ＳＥＵ強化は、フィ
ードバックにおける遅延時間ＲＣの増大、または所定の
電荷収集に対する電圧変動の減少から予期する場合に比
して、はるかに大きく高められる。これは、ＳＥＵ強化
に対する抵抗性または容量性手法に根拠を置くものであ
る。回復電流の向上のために、予期するよりも良好な結
果が得られる。抵抗器１４０（１４２）が、対向ドレイ
ンＢ＿（Ｂ）からゲート１３４（１３８）を分離すべく
作用することによって、関連のドレインに対するゲート
の容量性結合の負フィードバックの有効性が高められ
る。
【００２４】抵抗と容量の組合せは特に有効である。ゲ
ート−ドレイン間容量は、回復電流を増大させる負フィ
ードバックをもたらす。抵抗は、フィードバック・ルー
プを遅らせることの他に、他のドレインからゲートを或
る程度分離し、これによって、ドレインの容量性結合に
対するゲート電圧の応答性を高め、負フィードバックを
もたらすに際し、容量を更に効果的に作用させている。
回復電流を増大させる負フィードバックにおいて、ラッ
チのフィードバック・ループの遅延時間ＲＣは、同一レ
ベルの耐ＳＥＵ性を与えるべく他の方法で必要とされる
程にまで大きくする必要はない。
ート−ドレイン間容量は、回復電流を増大させる負フィ
ードバックをもたらす。抵抗は、フィードバック・ルー
プを遅らせることの他に、他のドレインからゲートを或
る程度分離し、これによって、ドレインの容量性結合に
対するゲート電圧の応答性を高め、負フィードバックを
もたらすに際し、容量を更に効果的に作用させている。
回復電流を増大させる負フィードバックにおいて、ラッ
チのフィードバック・ループの遅延時間ＲＣは、同一レ
ベルの耐ＳＥＵ性を与えるべく他の方法で必要とされる
程にまで大きくする必要はない。
【００２５】容量性結合１４４及び１４６はまた、幾つ
かの方法で達成することができる。トランジスタ１１６
のドレイン１１９とオーバーラップすべく、ゲート１１
８を形成することができる。コンデンサを形成すべくゲ
ート酸化物を随意に使用する訳であるが、この追加のオ
ーバーラップ領域は、例えば拡張ＬＤＤ（ｌｉｇｈｔｌ
ｙ ｄｉｐｅｄ ｄｒａｉｎ）領域を使用することによ
ってトランジスタのチャネル領域と接触してもよいし、
チャネル領域から分離してもよい。回路の他の接合に付
加的にまたは二者択一的に、オーバーラップ領域が生じ
得ることは勿論である。その上、容量性結合１４４及び
１４６は、回路内に形成した個別コンデンサを用いて構
成することができる。
かの方法で達成することができる。トランジスタ１１６
のドレイン１１９とオーバーラップすべく、ゲート１１
８を形成することができる。コンデンサを形成すべくゲ
ート酸化物を随意に使用する訳であるが、この追加のオ
ーバーラップ領域は、例えば拡張ＬＤＤ（ｌｉｇｈｔｌ
ｙ ｄｉｐｅｄ ｄｒａｉｎ）領域を使用することによ
ってトランジスタのチャネル領域と接触してもよいし、
チャネル領域から分離してもよい。回路の他の接合に付
加的にまたは二者択一的に、オーバーラップ領域が生じ
得ることは勿論である。その上、容量性結合１４４及び
１４６は、回路内に形成した個別コンデンサを用いて構
成することができる。
【００２６】相互結合接続部のみを図示した図３を参照
すると、単結晶シリコン上に回路を形成した一例におい
て、第１の抵抗性接続部２４０は、単結晶シリコンで形
成することができる。この際、第２の抵抗性接続部２４
２は、第１の抵抗性接続部に渡って形成されつつも、例
えば酸化物等の薄膜絶縁材２６０を介して第１の抵抗性
接続部からは分離されている抵抗性ポリシリコン層で構
成することができる。絶縁材は、所望の容量が第１及び
第２の抵抗性接続部の間に存在するように、選択され
る。これは、単一の部分、またはゲートからドレインに
かけての各抵抗性接続部が単結晶シリコン２４０及び多
結晶シリコン２４２の各部分を含む多数部分で以って構
成することができる。一般に、これはトランジスタと同
様に構成されよう。ここで、一方の抵抗性部分２４０は
トランジスタの本体部材であり、他方の抵抗性部分２４
２はゲート部材であり、分離誘電体２６０はゲート誘電
体である。カリウム砒素等のシリコン以外の材料は、本
体部材２４０に使用することができる。モリブデン等の
ポリシリコン以外の材料は、ゲート部材２４２として使
用できる。しかも、空乏領域は、一例として酸化物の代
わりに、２つの導体を分離するのに使用することができ
る。導体の一方または双方は、インバータのトランジス
タの本体及びゲートの一方または他方と同一平面に作り
込むことができ、若しくは他方または双方は、トランジ
スタにおいて積み重ねることができる。
すると、単結晶シリコン上に回路を形成した一例におい
て、第１の抵抗性接続部２４０は、単結晶シリコンで形
成することができる。この際、第２の抵抗性接続部２４
２は、第１の抵抗性接続部に渡って形成されつつも、例
えば酸化物等の薄膜絶縁材２６０を介して第１の抵抗性
接続部からは分離されている抵抗性ポリシリコン層で構
成することができる。絶縁材は、所望の容量が第１及び
第２の抵抗性接続部の間に存在するように、選択され
る。これは、単一の部分、またはゲートからドレインに
かけての各抵抗性接続部が単結晶シリコン２４０及び多
結晶シリコン２４２の各部分を含む多数部分で以って構
成することができる。一般に、これはトランジスタと同
様に構成されよう。ここで、一方の抵抗性部分２４０は
トランジスタの本体部材であり、他方の抵抗性部分２４
２はゲート部材であり、分離誘電体２６０はゲート誘電
体である。カリウム砒素等のシリコン以外の材料は、本
体部材２４０に使用することができる。モリブデン等の
ポリシリコン以外の材料は、ゲート部材２４２として使
用できる。しかも、空乏領域は、一例として酸化物の代
わりに、２つの導体を分離するのに使用することができ
る。導体の一方または双方は、インバータのトランジス
タの本体及びゲートの一方または他方と同一平面に作り
込むことができ、若しくは他方または双方は、トランジ
スタにおいて積み重ねることができる。
【００２７】図４の断面図に示す別の例においては、第
１の抵抗性接続部３４０は第１のポリシリコン層で構成
することができ、第２の抵抗性接続部３４２は第１のポ
リシリコン層上に形成した第２のポリシリコン層で構成
することができる。再度、２つのポリシリコン層は、薄
膜絶縁材３６０で分離される。ここで、この薄膜絶縁材
３６０は、第１及び第２の抵抗性接続部の間に所望の容
量が存在するように選択される。
１の抵抗性接続部３４０は第１のポリシリコン層で構成
することができ、第２の抵抗性接続部３４２は第１のポ
リシリコン層上に形成した第２のポリシリコン層で構成
することができる。再度、２つのポリシリコン層は、薄
膜絶縁材３６０で分離される。ここで、この薄膜絶縁材
３６０は、第１及び第２の抵抗性接続部の間に所望の容
量が存在するように選択される。
【００２８】図３及び図４に示すように、メモリ素子１
１０は、例えばシリコン酸化物等の絶縁層２６２（３６
２）上に形成したシリコン層２０９（３０９）に作り込
むことができる。ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎ
ｓｕｌａｔｏｒ）技術は、技術上周知であり、ここで使
用してもしなくてもどちらでもよい。
１０は、例えばシリコン酸化物等の絶縁層２６２（３６
２）上に形成したシリコン層２０９（３０９）に作り込
むことができる。ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎ
ｓｕｌａｔｏｒ）技術は、技術上周知であり、ここで使
用してもしなくてもどちらでもよい。
【００２９】別の実施例を図５に示す。図５の回路は、
相互結合においてトランジスタ１４８及び１５０を追加
する点を除いて、図２と同一構成である。別の変形例を
図６に示す。この場合、トランジスタが関連の抵抗器と
並列に配置されている。相互接続における抵抗器及びコ
ンデンサに関して、トランジスタを別配置にする他の変
形例も可能である。特に、トランジスタのゲート容量が
所要の容量をもたらすとき、集中定数系のコンデンサを
省くことができる。トランジスタ１４８及び１５０は、
米国特許第４，９５６，８１４号及び第４，９１４，６
２９号に記載されているように、ＳＥＵ強化のトレード
オフ、書込み速度及びセル面積を最適化する際に、付加
的な柔軟性をもたらす。また、トランジスタ１４８及び
１５０の本体ノードは、米国特許第４，９１２，６７５
号に記載のように、ドレインと結合させることができ
る。
相互結合においてトランジスタ１４８及び１５０を追加
する点を除いて、図２と同一構成である。別の変形例を
図６に示す。この場合、トランジスタが関連の抵抗器と
並列に配置されている。相互接続における抵抗器及びコ
ンデンサに関して、トランジスタを別配置にする他の変
形例も可能である。特に、トランジスタのゲート容量が
所要の容量をもたらすとき、集中定数系のコンデンサを
省くことができる。トランジスタ１４８及び１５０は、
米国特許第４，９５６，８１４号及び第４，９１４，６
２９号に記載されているように、ＳＥＵ強化のトレード
オフ、書込み速度及びセル面積を最適化する際に、付加
的な柔軟性をもたらす。また、トランジスタ１４８及び
１５０の本体ノードは、米国特許第４，９１２，６７５
号に記載のように、ドレインと結合させることができ
る。
【００３０】以上、本発明を特定の実施例について説明
してきたが、この説明は限定した意味に解釈されるもの
ではない。本発明の他の実施例と同様、本実施例の数多
くの修正及び組合せは、この説明を参照すれば、当業者
にとって明瞭となろう。従って、特許請求の範囲は、こ
ういった如何なる修正及び実施例をも包含するものであ
る。
してきたが、この説明は限定した意味に解釈されるもの
ではない。本発明の他の実施例と同様、本実施例の数多
くの修正及び組合せは、この説明を参照すれば、当業者
にとって明瞭となろう。従って、特許請求の範囲は、こ
ういった如何なる修正及び実施例をも包含するものであ
る。
【００３１】以上の説明に関して更に以下の項を開示す
る。(1) 第１及び第２のインバータと、前記第１のイ
ンバータの入力端及び前記第２のインバータの出力端の
間の第１の抵抗性接続部と、前記第１のインバータの入
力端及び前記第１のインバータの出力端の間の容量性結
合部と、を具備したことを特徴とする双安定論理装置。
る。(1) 第１及び第２のインバータと、前記第１のイ
ンバータの入力端及び前記第２のインバータの出力端の
間の第１の抵抗性接続部と、前記第１のインバータの入
力端及び前記第１のインバータの出力端の間の容量性結
合部と、を具備したことを特徴とする双安定論理装置。
【００３２】(2) 第１項記載の装置において、前記第
２のインバータの入力端及び前記第１のインバータの出
力端の間の第２の抵抗性接続部と、前記第２のインバー
タの入力端及び前記第２のインバータの出力端の間の容
量性結合部と、を更に具備したことを特徴とする前記装
置。
２のインバータの入力端及び前記第１のインバータの出
力端の間の第２の抵抗性接続部と、前記第２のインバー
タの入力端及び前記第２のインバータの出力端の間の容
量性結合部と、を更に具備したことを特徴とする前記装
置。
【００３３】(3) 第２項記載の装置において、前記第
１及び第２の抵抗性接続部は集中式抵抗器を備えている
ことを特徴とする前記装置。
１及び第２の抵抗性接続部は集中式抵抗器を備えている
ことを特徴とする前記装置。
【００３４】(4) 第２項記載の装置において、前記容
量性結合部は少なくとも１つの集中式コンデンサを備え
ていることを特徴とする前記装置。
量性結合部は少なくとも１つの集中式コンデンサを備え
ていることを特徴とする前記装置。
【００３５】(5) 第２項記載の装置において、前記第
１及び第２の抵抗性接続部、及び前記容量性結合部は、
分布式抵抗器／コンデンサ接続部を備えていることを特
徴とする前記装置。
１及び第２の抵抗性接続部、及び前記容量性結合部は、
分布式抵抗器／コンデンサ接続部を備えていることを特
徴とする前記装置。
【００３６】(6) 第２項記載の装置において、前記第
１及び第２の抵抗性接続部は、薄い絶縁層で分離されて
いることを特徴とする前記装置。
１及び第２の抵抗性接続部は、薄い絶縁層で分離されて
いることを特徴とする前記装置。
【００３７】(7) 第６項記載の装置において、前記第
１の抵抗性接続部は単結晶シリコンを備え、前記第２の
抵抗性接続部はポリシリコンを備えていることを特徴と
する前記装置。
１の抵抗性接続部は単結晶シリコンを備え、前記第２の
抵抗性接続部はポリシリコンを備えていることを特徴と
する前記装置。
【００３８】(8) 第６項記載の装置において、前記第
１及び第２の抵抗性接続部は、ポリシリコンを備えてい
ることを特徴とする前記装置。
１及び第２の抵抗性接続部は、ポリシリコンを備えてい
ることを特徴とする前記装置。
【００３９】(9) 第２項記載の装置において、前記第
１の抵抗性接続部と直列に接続された第１のトランジス
タと、前記第２の抵抗性接続部と直列に接続された第２
のトランジスタとを更に具備したことを特徴とする前記
装置。
１の抵抗性接続部と直列に接続された第１のトランジス
タと、前記第２の抵抗性接続部と直列に接続された第２
のトランジスタとを更に具備したことを特徴とする前記
装置。
【００４０】(10) 第２項記載の装置において、前記第
１の抵抗性接続部と並列に接続された第１のトランジス
タと、前記第２の抵抗性接続部と並列に接続された第２
のトランジスタとを更に具備したことを特徴とする前記
装置。
１の抵抗性接続部と並列に接続された第１のトランジス
タと、前記第２の抵抗性接続部と並列に接続された第２
のトランジスタとを更に具備したことを特徴とする前記
装置。
【００４１】(11) 第１項記載の装置において、前記第
１及び第２のインバータはＣＭＯＳトランジスタを備
え、各前記トランジスタはソース、ドレイン及びゲート
を含んでいることを特徴とする前記装置。
１及び第２のインバータはＣＭＯＳトランジスタを備
え、各前記トランジスタはソース、ドレイン及びゲート
を含んでいることを特徴とする前記装置。
【００４２】(12) 第１１項記載の装置において、前記
トランジスタの前記ゲートは、前記トランジスタの前記
ドレインとオーバーラップしてなることを特徴とする前
記装置。
トランジスタの前記ゲートは、前記トランジスタの前記
ドレインとオーバーラップしてなることを特徴とする前
記装置。
【００４３】(13) 第１項記載の装置において、前記双
安定論理装置は、スタティック・ランダム・アクセス・
メモリセルのアレイにおける１つのセルであることを特
徴とする前記装置。
安定論理装置は、スタティック・ランダム・アクセス・
メモリセルのアレイにおける１つのセルであることを特
徴とする前記装置。
【００４４】(14) 半導体基板上に形成された絶縁層
と、前記絶縁層上に形成された半導体層と、前記半導体
層中に作り込まれた第１及び第２のインバータと、前記
第１のインバータの入力端及び前記第２のインバータの
出力端の間に設けられた第１の抵抗性接続部と、前記第
１のインバータの入力端及び前記第１のインバータの出
力端の間に設けられた容量性結合部と、を具備したこと
を特徴とする集積回路装置。
と、前記絶縁層上に形成された半導体層と、前記半導体
層中に作り込まれた第１及び第２のインバータと、前記
第１のインバータの入力端及び前記第２のインバータの
出力端の間に設けられた第１の抵抗性接続部と、前記第
１のインバータの入力端及び前記第１のインバータの出
力端の間に設けられた容量性結合部と、を具備したこと
を特徴とする集積回路装置。
【００４５】(15) 第１４項記載の装置において、前記
第２のインバータの入力端及び前記第１のインバータの
出力端の間に設けられた第２の抵抗性接続部を更に具備
したことを特徴とする前記装置。
第２のインバータの入力端及び前記第１のインバータの
出力端の間に設けられた第２の抵抗性接続部を更に具備
したことを特徴とする前記装置。
【００４６】(16) 第１５項記載の装置において、前記
第１及び第２の抵抗性接続部は集中抵抗器を備え、前記
容量性結合部は集中式コンデンサを備えていることを特
徴とする前記装置。
第１及び第２の抵抗性接続部は集中抵抗器を備え、前記
容量性結合部は集中式コンデンサを備えていることを特
徴とする前記装置。
【００４７】(17) 第１５項記載の装置において、前記
第１及び第２の抵抗性接続部、及び前記容量性結合部
は、分布式抵抗器／コンデンサ接続部を備えていること
を特徴とする前記装置。
第１及び第２の抵抗性接続部、及び前記容量性結合部
は、分布式抵抗器／コンデンサ接続部を備えていること
を特徴とする前記装置。
【００４８】(18) 第１５項記載の装置において、前記
第１及び第２の抵抗性接続部は、薄い絶縁層で分離され
ていることを特徴とする前記装置。
第１及び第２の抵抗性接続部は、薄い絶縁層で分離され
ていることを特徴とする前記装置。
【００４９】(19) 第１１項記載の装置において、前記
第１及び第２のインバータはＣＭＯＳトランジスタを備
え、各前記トランジスタはソース、ドレイン及びゲート
を含んでいることを特徴とする前記装置。
第１及び第２のインバータはＣＭＯＳトランジスタを備
え、各前記トランジスタはソース、ドレイン及びゲート
を含んでいることを特徴とする前記装置。
【００５０】(20) 第１９項記載の装置において、前記
トランジスタの前記ゲートは、前記トランジスタの前記
ドレインとオーバーラップしてなることを特徴とする装
置。
トランジスタの前記ゲートは、前記トランジスタの前記
ドレインとオーバーラップしてなることを特徴とする装
置。
【００５１】(21) 第１及び第２のインバータを準備す
る段階と、前記第１のインバータの入力端及び前記第２
のインバータの出力端を抵抗性で以って接続する段階
と、前記第１のインバータの入力端を前記第１のインバ
ータの出力端に容量性で以って接続する段階と、を具備
したことを特徴とするスタティックメモリ装置の形成方
法。
る段階と、前記第１のインバータの入力端及び前記第２
のインバータの出力端を抵抗性で以って接続する段階
と、前記第１のインバータの入力端を前記第１のインバ
ータの出力端に容量性で以って接続する段階と、を具備
したことを特徴とするスタティックメモリ装置の形成方
法。
【００５２】(22) 第２１項記載の方法において、前記
第２のインバータの入力端及び前記第１のインバータの
出力端を抵抗性で以って接続する段階を更に具備したこ
とを特徴とする前記方法。
第２のインバータの入力端及び前記第１のインバータの
出力端を抵抗性で以って接続する段階を更に具備したこ
とを特徴とする前記方法。
【００５３】(23) 第２１項記載の方法において、前記
第２のインバータの入力端を前記第２のインバータの出
力端に容量性で以って接続する段階を更に具備したこと
を特徴とする前記方法。
第２のインバータの入力端を前記第２のインバータの出
力端に容量性で以って接続する段階を更に具備したこと
を特徴とする前記方法。
【００５４】(24) 第１及び第２の要素であって、該第
１の要素の入力端から該第１の要素の出力端に渡る容量
性結合によって負フィードバックがもたらされてなる前
記要素と、前記第１の要素の入力端及び前記第２の要素
の出力端の間に設けられた分離要素と、を具備したこと
を特徴とする強化ダイナミック負フィードバックを備え
た電子ラッチ。
１の要素の入力端から該第１の要素の出力端に渡る容量
性結合によって負フィードバックがもたらされてなる前
記要素と、前記第１の要素の入力端及び前記第２の要素
の出力端の間に設けられた分離要素と、を具備したこと
を特徴とする強化ダイナミック負フィードバックを備え
た電子ラッチ。
【００５５】(25) 第２４項記載のラッチにおいて、前
記第１及び第２の要素は、インバータを備えていること
を特徴とする前記ラッチ。
記第１及び第２の要素は、インバータを備えていること
を特徴とする前記ラッチ。
【００５６】(26) 第２４項記載のラッチにおいて、前
記分離要素は抵抗器であることを特徴とする前記ラッ
チ。
記分離要素は抵抗器であることを特徴とする前記ラッ
チ。
【００５７】(27) 双安定論理装置１１０は第１及び第
２のインバータ１１２及び１１４を備えている。第１の
抵抗性接続部１４０は、前記第１のインバータ１１２の
入力端１３４及び前記第２のインバータ１１４の出力端
Ｂ＿の間に設けられ、第２の抵抗性接続部１４２は、前
記第２のインバータ１１４の入力端１３８及び前記第１
のインバータ１１２の出力端Ｂの間に設けられている。
前記第１及び第２の抵抗性接続部はまた、容量性で以っ
て結合されている。前記装置１１０は信号事象アップセ
ットに対して強化されている。他のシステム及び方法も
また開示されている。
２のインバータ１１２及び１１４を備えている。第１の
抵抗性接続部１４０は、前記第１のインバータ１１２の
入力端１３４及び前記第２のインバータ１１４の出力端
Ｂ＿の間に設けられ、第２の抵抗性接続部１４２は、前
記第２のインバータ１１４の入力端１３８及び前記第１
のインバータ１１２の出力端Ｂの間に設けられている。
前記第１及び第２の抵抗性接続部はまた、容量性で以っ
て結合されている。前記装置１１０は信号事象アップセ
ットに対して強化されている。他のシステム及び方法も
また開示されている。
【００５８】注意；（Ｃ）著作権、「Ｍ」テキサス・イ
ンスツルーメンツ・インコーポレーテッド（Ｔｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｏｒａｔｅ
ｄ）１９９１。本特許書類が開示するその一部は、著作
権及びマスクワーク保護を受ける資料を含んでいる。こ
の著作権及びマスクワーク所有者は、この特許書類また
は特許開示に関する誰かによるファクシミリ複製に対
し、このファクシミリ複製を米国特許庁が特許ファイル
または記録として受けるとき、異議を有しないが、著作
権及びマスクワーク権は全て保有する。
ンスツルーメンツ・インコーポレーテッド（Ｔｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｏｒａｔｅ
ｄ）１９９１。本特許書類が開示するその一部は、著作
権及びマスクワーク保護を受ける資料を含んでいる。こ
の著作権及びマスクワーク所有者は、この特許書類また
は特許開示に関する誰かによるファクシミリ複製に対
し、このファクシミリ複製を米国特許庁が特許ファイル
または記録として受けるとき、異議を有しないが、著作
権及びマスクワーク権は全て保有する。
【図１】従来のスタティック・メモリセルを示す回路図
である。
である。
【図２】第１の実施例を示す回路図である。
【図３】ＲＣ接続の一実施例を示す断面図である。
【図４】ＲＣ接続の別の実施例を示す断面図である。
【図５】別の実施例を示す回路図である。
【図６】別の実施例を示す回路図である。
１１０ メモリセル １１２ 相互結合式インバータ １１４ 相互結合式インバータ １４０ 抵抗器 １４２ 抵抗器 １４４ コンデンサ １４６ コンデンサ
Claims (2)
- 【請求項１】 第１及び第２のインバータと、 前記第１のインバータの入力端及び前記第２のインバー
タの出力端の間の第１の抵抗性接続部と、 前記第１のインバータの入力端及び前記第１のインバー
タの出力端の間の容量性結合部と、を具備したことを特
徴とする双安定論理装置。 - 【請求項２】 第１及び第２のインバータを準備する段
階と、 前記第１のインバータの入力端及び前記第２のインバー
タの出力端を抵抗性で以って接続する段階と、 前記第１のインバータの入力端を前記第１のインバータ
の出力端に容量性で以って接続する段階と、を具備した
ことを特徴とするスタティックメモリ装置の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71990091A | 1991-06-24 | 1991-06-24 | |
| US719900 | 1991-06-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198182A true JPH05198182A (ja) | 1993-08-06 |
| JP3359354B2 JP3359354B2 (ja) | 2002-12-24 |
Family
ID=24891835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16607492A Expired - Fee Related JP3359354B2 (ja) | 1991-06-24 | 1992-06-24 | 向上されたダイナミック負フィードバッグを備えた電子ラッチ |
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| Country | Link |
|---|---|
| US (1) | US5905290A (ja) |
| JP (1) | JP3359354B2 (ja) |
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| JP2006237836A (ja) * | 2005-02-23 | 2006-09-07 | Seiko Epson Corp | 強誘電体コンデンサラッチ回路 |
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1993
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