JPH05198683A - ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 - Google Patents

ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法

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JPH05198683A
JPH05198683A JP4179887A JP17988792A JPH05198683A JP H05198683 A JPH05198683 A JP H05198683A JP 4179887 A JP4179887 A JP 4179887A JP 17988792 A JP17988792 A JP 17988792A JP H05198683 A JPH05198683 A JP H05198683A
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fuse
fuses
chip
blowing
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  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 ヒューズの代わりにオンチップラッチ積層部
を利用するラッチ支援ヒューズテスト（ＬＡＦＴ）方法
を提供することによって、コストを下げ、製品の品質を
改良する。 【構成】 チップに冗長ブロックをもつメモリアレイ
は、複数のプログラマブルラッチを含むオンチップ積層
部(24)を備える。予め生成されたエラーデータを基にし
たテストがラッチ積層部を用いて実行された後、欠陥の
あるメモリブロックを冗長ブロックと置換することによ
って、ヒューズ(14)はとばされ、メモリアレイを修復す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は概して製造プロセスの一
部としての集積回路（ＩＣ）のテストに関し、特にカス
トマイズされた集積回路におけるヒューズテストを容易
にするオンチップ回路に関する。本発明は、ヒューズ冗
長ハイエンドメモリをテストするに際して特定のアプリ
ケーションを有する。
【０００２】
【従来の技術】集積回路メモリにおける冗長は、歩留り
を改良するため現行のウェハ及びチップ製造方法の一部
である。その手法とはヒューズをとばして、機能的でな
いセルの代わりに余分なメモリセルが使用されるのを可
能にすることである。ヒューズは、ヒューズをとばす方
法がレーザによるようなより低性能な製品に用いられ
る。この方法は高性能な製品には実用的でなく、従って
ヒューズをとばす好ましい方法は高電流を用いることで
ある。
【０００３】高電流を用いることによって得られるヒュ
ーズとばし手順の単純化は、製造方式のコストの一部に
過ぎない。テスト方法を改良するための必要性もまた、
製造環境において極めて重要である。デバイスがより複
雑になるにつれて、テストコストがより一層高くなって
きている。テストの質を維持するか又は延ばすと共に、
テストのコストを最小限にし且つテストによって決定さ
れた悪い質から生じる製品の損失を減らすことが目標で
ある。性能及びコストが競争力をもち続ける重要な要素
であるハイエンド製品環境において、これらの矛盾する
要件を達成するのは容易な仕事ではない。
【０００４】現行のテスト装置と組み合わされたヒュー
ズとばし手順は、重要な欠点を有する。具体的には、一
旦ヒューズがとばされると、チップは永久的に変更され
るということである。問題は、現行のテスト装置によっ
て「偽の故障」パターンが生じ、実際には欠陥のあるブ
ロックを有さないチップにおいてヒューズのとばしを導
くことである。もしテスト装置によって「故障した」と
表示されるブロックの数が、「偽の故障」を訂正するの
に利用可能なヒューズの数を越えるならば、ヒューズは
訂正を必要とするブロックの数がチップの拒絶をもたら
すヒューズの数を越えるまでとばされる。従って、「偽
の故障」パターン又はシンドロームが検出、訂正される
まで、実際には良好又は訂正可能なチップが拒絶され
る。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、テスト装置及びソフトウェア要件を非常に単純化す
る改良されたヒューズテスト方法を提供することによっ
て、コストを下げて製品の品質を改良することである。
【０００６】本発明の他の目的は、「偽の故障」パター
ン又はシンドロームが検出、訂正後に、以前テストされ
て拒絶されたチップが再テストされるのを可能にするテ
スト手順を提供することである。
【０００７】本発明の追加の目的は、いかなるヒューズ
もとばすことなく、チップのテストが非破壊的に実行さ
れることが可能なオンチップラッチ積層部を提供するこ
とである。
【０００８】
【課題を解決するための手段と作用】本発明に従って、
テストの間ヒューズの代わりにオンチップラッチ積層部
を利用するラッチ支援ヒューズテスト（ＬＡＦＴ）方法
が提供される。積層部におけるラッチはプログラマブル
で、チップ作動の間ヒューズと同じ機能を実行すること
ができる。従って、チップを用いたテスト又は実験は、
いずれのヒューズもとばすことなく、非破壊的に実行さ
れる。高性能装置（２５０Ｍｈｚ）の制約条件、ソフト
ウェアの複雑さ、ロジスティックな問題のため、オンチ
ップ回路はテスト方法を容易にする。
【０００９】本発明の１つの特殊なアプリケーションに
おいて、チップ上に冗長ブロックをもつメモリアレイは
オンチップラッチ積層部を備える。テストがラッチ積層
部を用いて実行後、欠陥のあるメモリブロックが冗長ブ
ロックと置換されるため、ヒューズがとばされてメモリ
アレイをカストマイズする。
【００１０】
【実施例】特に図１を参照すると、集積回路デバイスの
アレイを含むウェハ又はチップ（図示せず）のメインア
レイ１０が示されている。好ましい実施例において、集
積回路デバイスはメモリセルである。しかしながら、本
発明はメモリアレイの製造及びテストに限定されず、例
えば、プログラマブルロジックアレイ（ＰＬＡ）等のア
レイ構造体、を有する他の集積回路デバイスの製造及び
テストに適用されてもよいということを理解すべきであ
る。また、交流（ＡＣ）テストデータに基づいてメイン
アレイ１０の欠陥素子と選択的に置換されることが可能
な、多数の冗長集積回路デバイス１２（例えば、メモリ
セル）がチップに製造される。
【００１１】一般的に、メインアレイ１０及び冗長回路
１２はブロックで編成される。冗長集積回路ブロックを
メインアレイ１０のブロックと置換するための選択は、
ウェハ又はチップのヒューズ１４をとばすことによって
達成される。端子１６の入力アドレスは、レシーバ１７
を介してデコーダ１８に供給される。デコーダ１８は、
アレイ１０に周知の方法で入力アドレスに従って、必要
な行及び列選択信号を生成する。入力アドレスは、端子
１６のアドレスをとばされたヒューズ１４によって表示
される１又はそれ以上のアドレスと比較する比較回路２
０にもまた供給される。もし比較が検出されるならば、
メインアレイはライン２１上の比較回路２０の出力によ
って使用禁止され、代わりに、ライン２２の出力がその
アドレスに対応する欠陥のあるブロックと置換される冗
長ブロック１２を選択する。
【００１２】ヒューズ１４をとばすことによってチップ
を「カストマイズ」して、「良好」とテストされた集積
回路デバイスのみがアレイ１０との作動に含まれる。チ
ップに冗長素子１２を製造し、必要ならばそれら素子を
アレイ１０へと選択的に置換することによって、許容チ
ップの歩留りが増加される。
【００１３】冗長メモリデバイスを選択するためヒュー
ズとばしによってチップをカストマイズすることは、本
技術においてよく知られている。先行技術においてメモ
リアレイがカストマイズされるとき、エラーデータはテ
ストのもとでメモリの全ての修復可能な悪いセルを表示
するテスト装置によって収集されなければならない。一
般的に、エラーデータの量は大きい（例えば、テストの
故障したサイクルが７５Ｋから１２５Ｋであると仮定す
ると、３００Ｋから５００Ｋバイトである）。次にエラ
ーデータが処理され、故障のアドレスに変換されて、重
複を除去するため圧縮される。最後に、ヒューズがレー
ザによって又は適切なヒューズに高電流を送ることのい
ずれかによってとばされる。
【００１４】この手順に対応する時間では、競争力のあ
るチップの製造に必要なスループットを達成するチップ
バイチップ方式に受け入れられない。更に、テストシス
テムに問題があるかどうかを知らずにヒューズをとばす
ことはチップの全バッチを危うくする。例えば、テスト
システムは誤ったエラーデータを生成する「偽の故障」
パターン又はシンドロームを生成する。もし誤りなら
ば、エラーデータは、実際はチップが良好又は訂正可能
のいずれかであったのに、ヒューズを飛ばされて次に拒
絶される多数のチップを生じる。
【００１５】本発明は、主としてヒューズとばしによっ
て修復可能なアレイにおける欠陥のある素子を、より迅
速に且つより確実に識別するのを可能にするテスト方法
に向けられている。図１を再び参照すると、本発明はヒ
ューズ１４に並列に接続されるプログラマブルオンチッ
プラッチ２４を提供する。ラッチ２４は積層して配され
て、チップ作動及びテストの間にヒューズ１４の機能を
シミュレートすることができる。マルチプレクサ２６
は、ヒューズ１４又はラッチ２４から比較回路２０へと
出力を選択的に向けるよう用いられる。従って、ヒュー
ズ１４又はラッチ２４からの出力は、端子１６のアドレ
ス入力と選択的に比較される。
【００１６】本発明のラッチ支援ヒューズテスト（ＬＡ
ＦＴ）方法に従って、ラッチ２４はチップに以前生成さ
れたテストデータによって決定されるように、故障した
アドレスのパターンでプログラマブルに設定される。ラ
ッチ２４の出力は、端子１６のアドレス入力と比較され
るようにマルチプレクサ２６によって選択される。検出
されたエラーを訂正するのに十分なヒューズがあれば、
ヒューズがテストの最後に飛ばされて、チップが「良
好」として受け入れられる。一方、ラッチ２４によって
「故障した」アドレスパターンのシミュレーションの過
程で検出されたエラーを訂正するのにラッチが不十分だ
ということが明らかになるならば、チップはいかなるヒ
ューズもとばすことなく「故障した」として拒絶され
る。「偽の故障」シンドロームが拒絶されたチップのバ
ッチのためのエラーデータに検出されるならば、再テス
トされて訂正可能なものが回収される。
【００１７】図２は、本発明のラッチ支援ヒューズテス
トを実施するために用いられる回路のブロック図を示し
ている。図２において、ブロック３２及び３４と対応す
るヒューズ１４ａ及び１４ｂ、ラッチ２４ａ及び２４
ｂ、及びマルチプレクサ２６ａ及び２６ｂは、それぞれ
図１のヒューズ１４、ラッチ２４及びマルチプレクサ２
６に対応する。対応するヒューズ及びラッチを備えるい
くつかの追加のブロックが本発明の実施に提供され、図
２に示されるのと同じ方法で接続されるということを理
解すべきである。
【００１８】ヒューズレシーバ３６ａと３６ｂは、それ
ぞれヒューズ１４ａと１４ｂの状態を感知する。ラッチ
２４ａと２４ｂは、ヒューズ１４ａと１４ｂに並列に接
続される。マルチプレクサ２６ａ及び２６ｂは、ヒュー
ズデータの代わりにラッチデータが用いられるのを可能
にする。バイパス(BYPASS)制御ライン３８は各マルチプ
レクサ２６ａ及び２６ｂに接続され、ヒューズ又はラッ
チ出力のいずれかを選択するよう切り替えられる。マル
チプレクサ２６ａ及び２６ｂからのデータは、比較回路
２０に送られる。
【００１９】比較回路２０は従来のものであり、ＦＵＳ
Ｅ０、ＦＵＳＥ１等と識別されるメモリブロック−ヒュ
ーズ−ラッチ−マルチプレクサグループの各々に対応す
る複数のピンＦ０乃至Ｆ７を有する。比較回路２０にお
いて、マルチプレクサ２６ａ及び２６ｂからのヒューズ
又はラッチデータは、チップアドレス入力ＡＤＤＲ０、
ＡＤＤＲ１等と比較される。もしヒューズ又はラッチデ
ータがチップアドレス入力と整合するならば、次にアレ
イ１０がライン２１の信号によって使用不能にされ、冗
長セルがライン２２の信号に応じて正常なセルの代わり
に選択される。
【００２０】ラッチ２４ａと２４ｂは、ロード(LOAD)制
御ライン４０がハイに切り替えられるときロードされ
る。ラッチ２４ａと２４ｂへのプログラマブルデータ入
力は入力Ａ０及びＡ１と称されるが、入力の数はアドレ
スビットの数と等しいことが理解される。本発明に従っ
てラッチ積層部のないヒューズされたチップを除いて、
追加の入力／出力（Ｉ／Ｏ）は必要とされない。
【００２１】図２及び図３は、ヒューズ１４ａと１４ｂ
をとばすための他の設計を示している。図２において、
ヒューズ１４ａと１４ｂは、ラインＶＦ０とＶＦ１それ
ぞれに高電流を印加する外部ソースによってとばされ
る。図３において、オンチップとばし回路４２ａ及び４
２ｂが設けられ、それぞれラッチ２４ａ及び２４ｂと共
に作動する。とばし(BLOW)ライン４４からの高電流は、
オンチップとばし回路４２ａと４２ｂの方向の下でヒュ
ーズ１４ａ及び／又は１４ｂに選択的に印加される。
【００２２】テスト方法は、「良好な」チップを生成す
るためとばされるべきヒューズを決定するような反復プ
ロセスを含む。チップのエラーデータによって表される
ような故障の検出後に、ラッチ２４がとばされるべきヒ
ューズをシミュレートするためプログラムされる。テス
トはＮ回繰り返され、ここでＮは許容された修復、又は
チップが「良好」と見られるまでの数である。「良好
な」チップは、チップの一定のメモリブロックを選択的
に使用不能にするため特定の構成のとばし及び非とばし
ヒューズに対応する比較器へのラッチ積層部出力が、チ
ップを一定のＡＣテストにパスさせるときのテストの間
に識別される。肯定的な応答をもたらすいくつかのＡＣ
テストを有することによって、全てのテストシステムパ
ラメータが適切に機能する品質レベルの保証を提供し、
チップが修復されることを保証する。
【００２３】図３に示される本発明の実施例において、
欠陥のあるメモリブロックの代わりにメインアレイ１０
へと置換される冗長メモリブロック１２が識別される。
ラッチ２４ａと２４ｂにおけるアドレスデータは、とば
される必要のある特定のヒューズに高電流を識別して向
けるため用いられる。次に、ヒューズがとばされて、チ
ップにおける残りの作動テストが実施される。図２の実
施例にあるように、もしチップが修復可能でないなら
ば、即ち、いかなるとばされた及びとばされなかったヒ
ューズの構成もラッチ積層部出力より「良好な」チップ
になると識別されないならば、チップはいずれのヒュー
ズもとばすことなく廃棄される。
【００２４】図４は、本発明の実施において用いられる
ラッチ回路の例を示している。この回路は、一対の相補
形金属酸化物半導体（ＣＭＯＳ）の相互結合インバータ
Ｐ１、Ｎ１及びＰ２、Ｎ２を含む。具体的には、Ｐチャ
ネル電界効果トランジスタ（ＦＥＴ）のＰ１が第１イン
バータを形成するためＮチャネルＦＥＴのＮ１に直列に
接続され、ＰチャネルＦＥＴのＰ２が第２インバータを
形成するためＮチャネルＦＥＴのＮ２に直列に接続され
る。Ｐ１のゲート及びＮ１のゲートはＰ２のドレイン及
びＮ２のドレインと同じように接続され、Ｐ２のゲート
及びＮ２のゲートはＰ１のドレイン及びＮ１のドレイン
と同じように接続される。Ｐ１のソースとＰ２のソース
はＰチャネルＦＥＴのＰ３を介して電圧のソースＶＣＣ
に同じように接続される。Ｐ３のゲートとＮ１のソース
及びＮ２のソースは、ＬＯＡＤ制御ラインに同じように
接続される。ＬＯＡＤ制御ラインの信号は、ラッチがロ
ードするのを可能にする。
【００２５】使用可能にされると、端子ＢＴにおける信
号はＮチャネルＦＥＴのＮ３を介してＰ１とＮ１のゲー
トの共通の接続部と結合される。端子ＢＴにおける信号
の相補は端子ＢＣに付与され、ＮチャネルＦＥＴのＮ４
を介してＰ２のゲートとＮ２のゲートと結合される。相
補信号ＢＴとＢＣはラッチを設定するために用いられ
る。ラッチの出力は、ＰチャネルＦＥＴのＰ６とＮチャ
ネルＦＥＴのＮ６から成るインバータ／ドライバを介し
て、Ｐ１とＮ１のドレインから取られる。
【００２６】図５はヒューズレシーバ３６とマルチプレ
クサ２６の回路を示している。ヒューズ１４は抵抗器Ｒ
１を介して電圧ソースＶＣＣに、また抵抗器Ｒ２を介し
て戻り電圧ソースＶＥＥに接続される。抵抗器Ｒ１、ヒ
ューズ１４及び抵抗器Ｒ２は、ヒューズ１４と抵抗器Ｒ
２の間のジャンクションＮＥＴ１における出力を有する
電圧分割器を構成する。電圧分割器のジャンクションＮ
ＥＴ１は、ＰチャネルＦＥＴのＰ２及びＮチャネルＦＥ
ＴのＮ２を含むＣＭＯＳインバータの入力に接続され
る。インバータの出力は、マルチプレクサ２６へのヒュ
ーズの入力Ｆである。マルチプレクサ２６への他の入力
は、図４に示されるラッチの出力である。
【００２７】マルチプレクサ２６は、ここでそれぞれＢ
ＹＰＴ及びＢＹＰＣと示される、真及び相補のバイパス
(BYPASS)制御信号によって制御されるＣＭＯＳゲートを
含む。より具体的には、ヒューズ入力ＦがＰチャネルＦ
ＥＴのＰ４のソースとＮチャネルＦＥＴのＮ４のドレイ
ンに付与されると共に、ラッチ入力がＰチャネルＦＥＴ
のＰ５のソースとＮチャネルＦＥＴのＮ５のドレインに
付与される。ＢＹＰＴ制御ラインがＦＥＴのＮ５のゲー
ト及びＰ４のゲートに同じように接続され、ＢＹＰＣ制
御ラインがＦＥＴのＰ５のゲート及びＮ４のゲートに同
じように接続される。従って、ＢＹＰＴ信号がローであ
ると、ＦＥＴのＮ５が伝導してＦＥＴのＰ４が切り離さ
れる。定義によってＢＹＰＣがＢＹＰＴと相補であるた
め、ＢＹＰＣ信号はハイになって、ＦＥＴのＰ５が伝導
するがＦＥＴのＮ４が切り離される。
【００２８】マルチプレクサ２６の出力は、ＦＥＴのＰ
４、Ｎ４及びＰ５、Ｎ５の各々から同じように取られ
て、ＦＥＴのＰ６、Ｎ６及びＰ７、Ｎ７から成るカスケ
ードされたインバータ／ドライバに付与される。第１イ
ンバータＰ６／ドライバＮ６の出力は、真の出力ＯＵＴ
Ｔであると共に、第２インバータＰ７／ドライバＮ７の
出力は、相補の出力ＯＵＴＣである。
【００２９】図５に示される実施例において、バイポー
ラＮＰＮトランジスタＴ１は抵抗器Ｒ２に並列に接続さ
れている。トランジスタＴ１のベースに付与されたとば
し信号が、抵抗器Ｒ２を効果的にショートさせてヒュー
ズ１４に大きな電流を流し、ヒューズをとばす。トラン
ジスタＴ１のベースに付与されたとばし信号は、図６に
示される回路によって生成される。この回路は、基本的
に周知の設計であるＦＥＴ ＡＮＤゲートである。回路
は、並列に接続される一対のＰチャネルＦＥＴのＰ１と
Ｐ２、直列に接続される一対のＮチャネルＦＥＴのＮ１
とＮ２を含む。Ｐ１のソースとＰ２のソースは、電圧ソ
ースＶＣＣに同じように接続される。Ｎ２のソースは、
戻り電圧ソースＶＥＥに接続される。Ｐ１のゲートとＮ
２のゲートは入力端子Ａに同じように接続され、Ｐ２の
ゲートとＮ１のゲートは入力端子Ｂに同じように接続さ
れる。
【００３０】図３に示される端子４２のとばし信号は、
図６に示されるＡＮＤゲートの端子Ａに付与される。ラ
ッチ出力が端子Ｂに付与される。端子ＡとＢに同時に信
号があるときにのみ出力が生成される。出力は、ＮＥＴ
２と示される、Ｐ１、Ｐ２及びＮ１のドレインのジャン
クションから取られる。この出力は、図５のトランジス
タＴ１のベースに付与されるとばし信号を生成する、Ｐ
３、Ｎ３から成るインバータ／ドライバに付与される。
【００３１】
【発明の効果】図４、５及び６の回路が図２及び３で示
される本発明の好ましい実施例において用いられる一
方、この回路は大部分従来のものである。他の回路が、
本発明の実施においてラッチ、マルチプレクサ及びとば
し回路と置換されうる。従って、本発明は２つの好まし
い実施例によって述べられ、ここで活動的な冗長メモリ
セルが選択的なヒューズとばしによって除去される欠陥
のあるメモリセルをもつメモリアレイへの置換のため選
択されるように、オンチップラッチ積層部が集積回路ウ
ェハ又はチップをテストするのに用いられるが、当業者
は本発明が添付されたクレイムの精神及び範囲内におい
ては変形して実施されうることを認める。例えば、本発
明の方法から特に有益な集積回路はメモリアレイ等のア
レイ構造体であるが、本発明はプログラマブルロジック
アレイ（ＰＬＡ）等の他のタイプのアレイ構造体をも含
む。
【図面の簡単な説明】
【図１】本発明に従って、ラッチ積層部を用いるメモリ
アレイ集積回路のオンチップアーキテクチャを示すブロ
ック図である。
【図２】ラッチ支援ヒューズテストを実施するため、図
１のメモリアレイにおいて用いられる回路をより詳細に
示すブロック図である。
【図３】ヒューズがラッチによって直接とばされるよう
に図２の回路の修正を示すブロック図である。
【図４】ラッチ積層部において用いられるラッチの好ま
しい実施を示す概略図である。
【図５】図２及び３に示される実施例に用いられるヒュ
ーズレシーバ及びマルチプレクサの好ましい実施を示す
概略図である。
【図６】図３の実施例に用いられるとばし回路の好まし
い実施例を示す概略図である。
【符号の説明】
１４ ヒューズ ２０ 比較回路 ２４ ラッチ ２６ マルチプレクサ ３２、３４ ブロック ３６ ヒューズレシーバ ４２ とばし回路
【手続補正書】
【提出日】平成４年１１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】 図４、５及び６の回路が図２及び３で示
される本発明の好ましい実施例において用いられる一
方、この回路は大部分従来のものである。他の回路が、
本発明の実施においてラッチ、マルチプレクサ及びとば
し回路と置換されうる。従って、本発明は２つの好まし
い実施例によって述べられ、ここで活動的な冗長メモリ
セルが選択的なヒューズとばしによって除去される欠陥
のあるメモリセルをもつメモリアレイへの置換のため選
択されるように、オンチップラッチ積層部が集積回路ウ
ェハ又はチップをテストするのに用いられるが、当業者
は本発明が添付されたクレイムの精神及び範囲内におい
ては変形して実施されうることを認める。例えば、本発
明の方法から特に有益な集積回路はメモリアレイ等のア
レイ構造体であるが、本発明はプログラマブルロジック
アレイ（ＰＬＡ）等の他のタイプのアレイ構造体をも含
む。
【発明の効果】本発明は上記より構成され、テスト装置
及びソフトウェア要件を非常に単純化する改良されたヒ
ューズテスト方法を提供することによって、コストを下
げ、製品の質を改良することができる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ エイ． デルカ アメリカ合衆国12578、ニューヨーク州ソ ルトポイント、ボックス 274、アール. ディー． １ (72)発明者 マイケル ナイスウィクツ アメリカ合衆国12533、ニューヨーク州ホ ープウェル ジャンクション、サークル ドライヴ 56

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 アレイ構造体によって製造された集積回
    路チップを前記チップ製造のプロセスの間にテストする
    ためのラッチ支援ヒューズテスト回路であって、前記ア
    レイ構造体がメインアレイ構造体及び冗長ブロックによ
    って特徴付けられ、冗長ブロックがヒューズアレイのヒ
    ューズの選択的とばしによって前記メインアレイ構造体
    のブロックと置換されると共に、 前記ヒューズアレイにおいてヒューズに並列する複数の
    プログラマブルラッチを含むオンチップラッチ積層部
    と、 予め生成されたエラーデータに従ってとばされたヒュー
    ズのパターンをシミュレートするため前記ラッチをプロ
    グラムするための手段と、 前記ヒューズ又は前記ラッチから出力を選択するためバ
    イパス信号に応じるマルチプレクサ手段と、 前記メインアレイ構造体内のブロック又は冗長ブロック
    のいずれかの選択を可能にするため、前記マルチプレク
    サ手段によって提供された出力を先行のテスト入力と比
    較するための比較器手段と、 修復可能としてテストされるチップのみにおいて選択的
    にヒューズをとばすための手段と、 を含むラッチ支援ヒューズテスト回路。
  2. 【請求項２】 前記ラッチのプログラミングに従って、
    前記選択的にヒューズをとばすための手段がそれらヒュ
    ーズをとばす電流を供給するためのオフチップ手段を含
    む、請求項１に記載のラッチ支援ヒューズテスト回路。
  3. 【請求項３】 前記選択的にヒューズをとばす手段が、 前記ラッチのプログラミングに従ってそれらヒューズを
    とばす電流を供給するために前記ラッチに応じる複数の
    オンチップとばし回路と、 前記電流を前記複数のオンチップとばし回路に供給する
    手段と、 を含む請求項１に記載のラッチ支援ヒューズテスト回
    路。
  4. 【請求項４】 前記アレイ構造体がメモリアレイを含む
    請求項１に記載のラッチ支援ヒューズテスト回路。
  5. 【請求項５】 前記アレイ構造体がプログラマブルロジ
    ックアレイである請求項１に記載のラッチ支援ヒューズ
    テスト回路。
  6. 【請求項６】 アレイ構造体によって製造された集積回
    路チップを前記チップ製造のプロセスの間にテストする
    ためのラッチ支援ヒューズテスト方法であって、前記ア
    レイ構造体がメインアレイ構造体及び冗長ブロックによ
    って特徴付けられ、冗長ブロックがヒューズアレイのヒ
    ューズの選択的とばしによって前記メインアレイ構造体
    のブロックと置換されると共に、 前記ヒューズアレイにおいてヒューズに並列する複数の
    プログラマブルラッチを含むオンチップラッチ積層部を
    提供するステップと、 予め生成されたエラーデータに従ってとばされたヒュー
    ズのパターンをシミュレートするため前記ラッチをプロ
    グラムするステップと、 とばされた及びとばされなかったヒューズのパターンを
    シミュレートするためマルチプレクサ手段で前記ラッチ
    から出力を選択するステップと、 前記メインアレイ構造体内のブロック又は冗長ブロック
    のいずれかの選択を可能にするため、前記マルチプレク
    サ手段によって提供された出力を先行のテスト入力と比
    較するステップと、 修復可能としてテストされるチップのみにおいてシミュ
    レートされたパターンに従ってヒューズをとばすステッ
    プと、 を含むラッチ支援ヒューズテスト方法。
  7. 【請求項７】 前記ラッチのプログラミングに従ってヒ
    ューズをとばすステップがそれらヒューズをとばす電流
    を供給することで実行される、請求項６に記載のラッチ
    支援ヒューズテスト方法。
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