JPH05198817A - 半導体装置の構造および製造方法 - Google Patents

半導体装置の構造および製造方法

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JPH05198817A
JPH05198817A JP4175407A JP17540792A JPH05198817A JP H05198817 A JPH05198817 A JP H05198817A JP 4175407 A JP4175407 A JP 4175407A JP 17540792 A JP17540792 A JP 17540792A JP H05198817 A JPH05198817 A JP H05198817A
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forming
silicon
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Abstract

(57)【要約】 （修正有） 【目的】 超微細で高速な半導体装置を製造する。 【構成】 ｐ型シリコン基板３１の上にＳiＯ2パターン
３２を形成し、このＳiＯ2パターン３２の両側面にＳi3
Ｎ4の側壁３３aをサイドウォール形成技術によって形成
する。上記ＳiＯ2パターン３２を除去した後側壁３３a
をマスクとしてｐ型シリコン基板３１をエッチングして
シリコン柱３１aを形成する。以後、ｐ型シリコン基板
３１表面にソース領域を形成し、シリコン柱３１aの先
端部を残してシリコン柱３１aの周囲にゲート電極を形
成し、シリコン柱３１aの先端部にドレイン領域を形成
する。このように、サイドウォール形成技術によって側
壁３３aを形成することによって微細加工の制限に関係
なく厚さの薄いシリコン柱３１aを形成し、超微細で高
速な縦型ＭＯＳＦＥＴを作成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、超微細で高速で信頼
性を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】現在、実用に供されているＭＯＳ(金属
酸化物半導体)型集積回路では、半導体基板表面の方向
に対して同方向(水平方向)に電気伝導路を形成した平面
型ＭＯＳ半導体装置が用いられている。集積回路の集積
度を向上させるためには各素子の占有面積を減少させる
必要がある。上記平面型ＭＯＳ半導体装置の一つである
平面型ＭＯＳ電界効果トランジスタ(以下、ＭＯＳＦＥ
Ｔと略称する)において占有面積を減少させるために
は、チャネル長を短くしたりチャネル幅を小さくする必
要がある。ところが、そうすると短チャネル効果やホッ
トキャリアによる劣化あるいは電流駆動能力の低下等の
多くの問題が生ずるため、チャネル長やチャネル幅を小
さくして占有面積を有効に減少させることは困難なので
ある。
【０００３】一方、ＳＯＩ(絶縁体上半導体薄膜)基板等
に形成したＭＯＳＦＥＴにおいて、半導体薄膜部分を完
全に空乏化することにより動作速度等の素子特性を向上
できることが見いだされており、こうした完全空乏化デ
バイスの研究が最近行われている。また、チャネル領域
を挟む２つのゲート電極を有する２ゲートＭＯＳＦＥＴ
により、ドレイン電流の制御性を向上させる研究も進め
られている。
【０００４】上述のような占有面積の小さなデバイスや
完全空乏化デバイスや２ゲートデバイスの実現には様々
な方法が試みられている。上記方法の一つとして、シリ
コン基板表面に対して垂直方向に突出して電気伝導路を
形成する方法がある。
【０００５】このように、上記電気伝導路をシリコン基
板表面に対して垂直方向に突出して形成したＭＯＳＦＥ
Ｔとして縦型ＭＯＳＦＥＴがある。この縦型ＭＯＳＦＥ
Ｔにおいては、チャネルをシリコン基板表面に対して垂
直方向に形成することによって、チャネル長を短くした
りチャネル幅を小さくすることなく占有面積を減少でき
るのである。また、上記縦型ＭＯＳＦＥＴにおいては、
垂直方向に形成されたチャネル領域の周囲にゲート電極
を容易に形成することができる。したがって、チャネル
領域が形成される垂直の基板部分を十分薄い柱状にする
ことによって、上記柱状の基板部分を完全に空乏化する
ことができるのである。さらに、上記縦型ＭＯＳＦＥＴ
においては、柱状に形成した上記基板部分の相対する２
つの側壁に沿ってゲート電極を形成することにより、２
ゲート完全空乏化縦型ＭＯＳＦＥＴを容易に実現できる
のである。このように、上記電気伝導路を垂直方向に突
出して形成することによって、微細で高速な半導体装置
を形成できるのである。
【０００６】従来、縦型ＭＯＳＦＥＴの製造方法として
図１２および図１３に示すような方法がある。以下、図
１２および図１３に従って従来の縦型ＭＯＳＦＥＴの製
造方法について説明する。
【０００７】まず、図１２(a)に示すように、シリコン
基板１の表面に硼素イオンを注入して６μmの深さでｐ
型不純物層２を形成する。そうした後、ホトリソグラフ
ィによってｐ型不純物層２上にエッチングマスク(図示
せず)を形成する。そして、この形成されたエッチング
マスクを用いたＲＩＥ(反応性イオンエッチング)法によ
って部分的にｐ型不純物層２を除去して、図１２(b)に
示すように、１μmの高さで０.５μmの厚さを有するシ
リコン柱４を形成する。
【０００８】次に、図１２(c)に示すように、熱酸化に
よって２０nmの厚さのゲート酸化膜５を形成し、図１３
(d)に示すように、０.６μmの厚さで多結晶シリコン層
６を堆積する。そして、サイドウォール(側壁)形成技術
を用いてエッチバックして、図１３(e)に示すように、
水平方向に０.３μmの厚さで多結晶シリコン層６を残し
てゲート電極７,７とする。
【０００９】次に、図１３(f)に示すように、上記ゲー
ト電極７をマスクとして砒素イオンを注入し、０.３μm
の深さでドレイン領域８およびソース領域３を形成す
る。こうして、縦型ＭＯＳＦＥＴが形成される。上記構
成の縦型ＭＯＳＦＥＴは、ゲート酸化膜５を挟んでゲー
ト電極７,７に対向するシリコン柱４の両側面にチャネ
ルが形成されるので、この形成されたチャネルはシリコ
ン基板１の表面に対して垂直方向となるのである。尚、
上記ドレイン領域８とソース領域３とは入れ代わっても
よい。
【００１０】また、シリコン基板表面に対して垂直方向
に突出して電気伝導路を形成した横型ＭＯＳＦＥＴの例
として、図１４〜図１８にその製造方法を示すようなも
のがある。以下、図１４〜図１８に従って、シリコン基
板表面に対して垂直方向に突出して電気伝導路を形成し
た従来の横型ＭＯＳＦＥＴの製造方法について説明す
る。
【００１１】先ず、図１４(a)に示すように、シリコン
基板１１を熱酸化してシリコン酸化膜１２を形成し、さ
らにシリコン窒化膜１３を積層する。次に、図１４(b)
に示すように、素子形成領域にホトリソグラフィによっ
てレジストパターン１４を形成する。そして、このレジ
ストパターン１４をマスクにして、シリコン窒化膜１
３,シリコン酸化膜１２およびシリコン基板１１を数１
００nm程度の深さで連続的にエッチングして、図１４
(c)に示すようなシリコン柱１５を形成する。そうした
後、図１４(d)に示すように、上記レジストパターン１
４を除去し、シリコン柱１５の露出している部分の表面
に熱酸化によってシリコン酸化膜１６を形成する。
【００１２】次に、図１５(e)に示すように、全面にシ
リコン窒化膜１７を積層する。そして、シリコン窒化膜
１７を全面エッチバックすることによって、図１５(f)
に示すようにシリコン柱１５の側面にシリコン窒化膜の
側壁１８を形成する。こうした後、高温の熱酸化を施す
ことによって側壁１８で覆われていないシリコン基板１
１が酸化される。そして、さらに酸化を進めることによ
って、図１５(g)に示すように、シリコン基板１１にお
けるシリコン柱１５下部にも両側からシリコン酸化膜１
９が成長してシリコン柱１５がフローティングされたフ
ローティング構造が形成される。
【００１３】次に、図１６(h)に示すように、上記シリ
コン窒化膜１３,側壁１８およびシリコン酸化膜１２,１
６を除去する。そして、図１６(i)に示すように、シリ
コン柱１５に熱酸化を施してゲート絶縁膜用のシリコン
酸化膜２０を形成する。次に、ゲート電極用の低抵抗多
結晶シリコン膜２１を積層した後ホトリソグラフィによ
ってレジストのパターニングを施し、パターニングされ
たレジストをマスクとして低抵抗多結晶シリコン膜２１
をエッチングして図１６(j)に示すようなゲート電極を
形成する。そしてさらに、ゲート電極２１をマスクとし
てソース/ドレイン部における拡散層形成用の不純物イ
オン注入２２を行う。
【００１４】そうした後、図１７(k)に示すように、全
面にシリコン酸化膜２３を積層し、エッチバックして表
面凹凸を平滑にする。そして、各電極の取り出し用のコ
ンタクトホール２４を形成する。次に、金属膜を積層
し、ホトエッチングによって図１７(l)に示すような金
属配線層２５を形成する。こうして、図１８に全体像を
示すように、シリコン基板１１表面に対して垂直方向に
突出して電気伝導路としてのシリコン柱１５が形成され
た横型ＭＯＳＦＥＴが形成されるのである。尚、図１８
においてはソース/ドレイン電極は片側のみが記載され
ているが実際には両電極を形成することは言うまでもな
い。
【００１５】
【発明が解決しようとする課題】しかしながら、上記従
来のシリコン基板表面に対して垂直方向に突出して電気
伝導路を形成したＭＯＳＦＥＴにおいては次のような問
題がある。先ず、上記縦型ＭＯＳＦＥＴの製造方法にお
いては、上記シリコン柱４の形成はホトリソグラフィに
よる微細加工で形成されるエッチングマスクに依存する
ため、形成される上記シリコン柱４の厚みは微細加工技
術の限界に伴って０.５μm程度以下にはできない。その
ため、上述のようにして形成された縦型ＭＯＳＦＥＴに
おいては、相対向するゲート電極７,７に電圧が印加さ
れた場合にシリコン柱４の両側に形成された空乏層の間
にｐ型シリコン部が残り、シリコン柱４を完全空乏化で
きないのである。
【００１６】したがって、上記縦型ＭＯＳＦＥＴの製造
方法によっては、シリコン柱４を完全に空乏化した完全
空乏化型ＭＯＳＦＥＴを製造できないのである。つま
り、微細加工によって半導体柱を形成する方法では超微
細で高速な半導体装置は製造できないという問題があ
る。
【００１７】上記横型ＭＯＳＦＥＴの製造方法において
もシリコン柱１５の形成はホトリソグラフィに因ってい
るので上述の縦型ＭＯＳＦＥＴの場合と同じ問題があ
る。それに加えて、上述のような構造特有の問題が生ず
る。
【００１８】すなわち、図１６(j),図１８に見られるよ
うに、上記横型ＭＯＳＦＥＴの場合におけるゲート電極
２１は、シリコン基板１１表面から突出したシリコン柱
１５の側面に沿って長く縦方向に延在する部分とそれに
続いてシリコン酸化膜１９表面に沿って水平に延在する
部分とから構成されている。したがって、このような形
状のゲート電極２１を一般的なホトリソグラフィによっ
て形成する場合には、シリコン柱１５上に形成される低
抵抗多結晶シリコン膜やレジストパターンにおける上記
縦方向の部分と水平方向の部分との交差箇所等にくびれ
等が発生し、エッチングによってゲート電極２１を形成
する際に断線等に至ってしまう危険性がある。つまり、
素子特性に悪影響を与えるという問題がある。
【００１９】そこで、この発明の目的は、微細加工の限
界に左右されずに超微細で高速で高信頼性を有する半導
体装置の構造および製造方法を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明の半導体装置の製造方法は、所定伝導形
の半導体基板上に薄膜パターンを形成し、サイドウォー
ル形成技術によって上記薄膜パターンに側壁を形成した
後に上記薄膜パターンを除去して上記半導体基板上に上
記側壁のみを残す工程と、上記側壁をマスクとしてエッ
チングを行って、上記半導体基板上に半導体柱を形成す
る工程と、上記側壁を除去した後に上記半導体柱の周囲
を取り囲んで電極を形成する工程を備えたことを特徴と
している。
【００２１】また、第２の発明の半導体装置の製造方法
は、所定伝導形の半導体基板上に薄膜パターンを形成
し、サイドウォール形成技術によって上記薄膜パターン
に第１の側壁を形成した後に上記薄膜パターンを除去し
て上記半導体基板上に上記第１の側壁のみを残す工程
と、上記第１の側壁をマスクとしてエッチングを行っ
て、上記半導体基板上に半導体柱を形成する工程と、サ
イドウォール形成技術によって上記半導体柱の側面に第
２の側壁を形成する工程と、上記半導体柱を覆う第１の
側壁および第２の側壁を保護膜として熱酸化を行って上
記半導体基板の表面に酸化膜を形成し、上記半導体基板
から半導体柱を絶縁する工程と、上記第１の側壁および
第２の側壁を除去した後に上記半導体柱の周囲を取り囲
んで電極を形成する工程を備えたことを特徴としてい
る。
【００２２】また、第３の発明の半導体装置の製造方法
は、絶縁層上に島状に形成された所定伝導形の半導体薄
膜上に薄膜パターンを形成し、サイドウォール形成技術
によって上記薄膜パターンに側壁を形成した後に上記薄
膜パターンを除去して上記半導体薄膜上に上記側壁のみ
を残す工程と、上記側壁をマスクとして上記絶縁層に達
するまでエッチングを行って上記絶縁層上に半導体柱を
形成する工程と、上記側壁を除去した後に上記半導体柱
の周囲を取り囲んで電極を形成する工程を備えたことを
特徴としている。
【００２３】また、第４の発明の半導体装置の製造方法
は、上記第１乃至第３のいずれか一つの発明の半導体装
置の製造方法において、上記電極は上記半導体柱の周囲
の一部を取り囲んで形成されることを特徴としている。
【００２４】また、第５の発明の半導体装置の構造は、
所定伝導型を有する半導体基板上にこの半導体基板表面
に形成された絶縁膜を介して突出して形成された板状の
半導体柱と、上記半導体柱における上縁に所定幅であっ
て所定深さの溝を刻んで形成された狭部と、上記半導体
基板表面の絶縁膜をくぐり抜けて上記半導体柱における
上記狭部の側壁に沿ってこの狭部の周囲を取り囲む電極
を備えたことを特徴としている。
【００２５】また、第６の発明の半導体装置の製造方法
は、所定伝導形の半導体基板上に膜形成技術,サイドウ
ォール形成技術あるいはホトリソグラフィ技術等によっ
て半導体柱を形成する工程と、サイドウォール形成技術
によって上記半導体柱に側壁を形成する工程と、上記半
導体柱を覆う側壁を保護膜として熱酸化を行って上記半
導体基板の表面に酸化膜を形成して上記半導体基板から
半導体柱を絶縁する工程と、上記側壁を除去した後に上
記半導体柱における電極形成箇所を開口したレジストパ
ターンを形成し、このレジストパターンをマスクとして
半導体柱をエッチングして電極形成箇所の高さを他の箇
所よりも低くする工程と、上記半導体基板表面に形成さ
れた上記酸化膜における上記電極形成箇所の周囲および
下部を等方性エッチング条件によるエッチングで掘り下
げて空欠部を形成する工程と、電極用の半導体膜を積層
して上記空欠部を埋め尽くすと共に上記半導体柱におけ
る電極形成箇所を覆った後にパターニングして上記電極
形成箇所を取り囲む電極を形成する工程を備えたことを
特徴としている。
【００２６】
【作用】第５の発明では、電気伝導路としての半導体柱
が、半導体基板上にこの半導体基板表面に形成された絶
縁膜を介して突出して形成されている。そして、上記半
導体柱における上縁に所定幅であって所定深さの溝を刻
んで形成された狭部の側壁に沿って、この狭部の周囲を
上記半導体基板表面に形成された絶縁膜をくぐり抜けて
取り囲むように電極が形成されている。このように、上
記半導体柱における狭部を細く微細に形成すると共に電
極によって取り囲むことによって、バイアス電圧を印加
した際に上記狭部全体に空乏層が広がって高速な完全空
乏化動作が実施される。
【００２７】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。 ＜第１例＞本例は、ホトリソグラフィによる微細加工に
因らずに半導体基板表面から突出した半導体柱を形成す
る方法に関する。以下本例においては、半導体装置とし
てＭＯＳＦＥＴを例に上げて説明する。 ［第１実施例］図１は本実施例に係る縦型ＭＯＳＦＥＴ
の製造過程における横断面図である。以下、図１に従っ
て縦型ＭＯＳＦＥＴの製造方法を説明する。
【００２８】まず、図１(a)に示すように、ｐ型シリコ
ン基板３１の表面に、通常のホトリソグラフィおよびＲ
ＩＥ法によってＳiＯ2(酸化ケイ素)のパターン３２を形
成する。次いで、図１(b)に示すように、Ｓi3Ｎ4(窒化
ケイ素)膜３３を１００nmの厚さに形成する。そうした
後、図１(c)に示すように、ＲＩＥ法によって全面をエ
ッチングしてＳiＯ2パターン３２の両側面にＳi3Ｎ4の
側壁３３aを形成する。この場合に形成される側壁３３a
の水平方向の厚み(以下、単に側壁３３aの厚みと言う)
は５０nmであるが、この側壁３３aの厚みはＳiＯ2パタ
ーン３２の厚さやＳi3Ｎ4膜３３の厚さによって制御で
きる。
【００２９】次に、フッ酸溶液に付けて、図１(d)に示
すように、ＳiＯ2パターン３２のみを選択的に除去す
る。そうした後、図１(e)に示すように、側壁３３aをエ
ッチングマスクとしてＲＩＥ法によってｐ型シリコン基
板３１を３００nmの深さまでエッチングしてシリコン柱
３１aを形成する。このように、本実施例においては、
ホトリソグラフィによらずに膜形成技術とサイドウォー
ル形成技術とによってエッチングマスクとなる側壁３３
aを形成するので、シリコン柱３１aの厚みは微細加工の
制限に左右されないのである。
【００３０】次に、図２(f)に示すように、ｐ型シリコ
ン基板３１に砒素イオンを注入してソース領域３４を形
成した後、Ｓi3Ｎ4から成る側壁３３aを燐酸溶液によっ
て除去する。さらに、第２図(g)に示すように、１０nm
の厚みでゲート酸化膜３５を形成する。次に、図２(h)
に示すように、タングステン層３６を堆積して０.１５
μmの厚さに平坦化する。そうした後に、図２(i)に示す
ように、エッチバックを施して０.１μmの高さでタング
ステン層を残してゲート電極３６aを形成する。
【００３１】さらに、図２(j)に示すように、シリコン
柱３１aの先端部に砒素イオンを注入して、０.２μmの
深さのドレイン領域３７を形成する。こうして、チャネ
ル長(ドレイン領域３７の深さに依存する)が０.１μmに
調整された縦型ＭＯＳＦＥＴが形成されるのである。
尚、上記ドレイン領域３７とソース領域３４とは入れ代
わってもよい。
【００３２】ここで、図２(i)に示すように、平坦化さ
れたタングステン層３６をエッチバックしてゲート電極
３６aを形成する際における形状制御性は良好であり、
ゲート電極３６aの高さは制御された高さに一定してい
る。したがって、次に砒素イオンを注入してドレイン領
域３７を形成する際におけるドレイン領域３７の深さ
が、ゲート電極３６aの高さによって精度良く制御でき
る。こうして、シリコン柱３１aにおける両側面に形成
されるチャネルのチャネル長は容易に精度良く制御され
るのである。
【００３３】また、上記シリコン柱３１ａの水平方向の
厚みは、図１(ｄ)に示すＳi3Ｎ4の側壁３３aの厚みをサ
イドウォール形成技術に基づいて薄く形成することによ
って、微細加工の限度とは関係なく薄く設定できる。こ
こで、上記側壁３３aの厚みは、上述のようにＳiＯ2パ
ターン３２の厚さやＳi3Ｎ4膜３３の厚さによって制御
できる。したがって、本実施例の縦型ＭＯＳＦＥＴの製
造方法によって形成された縦型ＭＯＳＦＥＴのシリコン
柱３１aは、その厚みを０.５μm以下にすることが可能
なのである。
【００３４】図３は、図２(f)に対応する中間部品の鳥
瞰図である。図３から容易に分かるように、本実施例に
よって形成されるシリコン柱３１aは、図３(a)に示すよ
うな枠状であってもよく、図３(b)に示すような相対向
した２枚の平板状であってもよい。いずれの場合にも、
チャネルはシリコン柱３１aにおける平板状部の相対す
る両側面に形成されることになり、シリコン柱３１aの
厚みが十分薄ければ上記両側面から内側に向かって形成
される両空乏層が中央部で重なり合って、シリコン柱３
１aは２つのチャネルと重なり合った２つの空乏層のみ
となる。こうして、完全空乏化縦型ＭＯＳＦＥＴが製造
されるのである。
【００３５】このようにして、本実施例によれば、Ｓi
Ｏ2パターン３２の厚さやＳi3Ｎ4膜３３の厚さでその厚
みが制御される上記側壁３３aを用いて、シリコン柱３
１aを形成するようにしている。したがって、微細加工
の限度とは関係なくシリコン柱３１aの厚みを薄く設定
でき、完全空乏化縦型ＭＯＳＦＥＴを形成できる。つま
り、上記電気伝導路を縦型に形成することによって微細
構造を実現し、微細加工に因らずに厚みの薄いシリコン
柱を形成することによって超微細構造および完全空乏化
を実現して、超微細で高速な半導体装置を製造できるの
である。
【００３６】［第２実施例］図４は本実施例に係る縦型
ＭＯＳＦＥＴの製造過程における横断面図である。以
下、図４に従って、第１実施例とは異なる縦型ＭＯＳＦ
ＥＴの製造方法について説明する。まず、第１実施例に
おける縦型ＭＯＳＦＥＴの製造方法に従って、図１(e)
に示すようなＳi3Ｎ4の側壁３３aを頂いたシリコン柱３
１aをｐ型シリコン基板３１上に形成する。尚、この場
合に形成されるシリコン柱３１aの高さは５００nmが望
ましい。
【００３７】次に、図４(f)に示すように５０nmの厚さ
でＳi3Ｎ4膜４２を形成した後、ＲＩＥ法によって全面
エッチバックを行って、図４(g)に示すようにＳi3Ｎ4の
側壁４２aを形成する。次に、図４(h)に示すように、熱
酸化を行って酸化膜４３を形成し、この酸化膜４３によ
って、シリコン柱３１aをｐ型シリコン基板３１から絶
縁する。そうした後、図４(i)に示すように、燐酸溶液
で側壁４２a,３３aを除去してシリコン柱３１aを残す。
【００３８】次に、図４(j)に示すように、上記シリコ
ン柱３１aの表面にゲート酸化膜４４を形成した後に、
砒素イオンを注入してシリコン柱３１a下部にソース領
域４５を形成する。続いて、図４(k)に示すように、第
１実施例(図２(h)乃至図２(j)参照)の場合と同様にし
て、ゲート電極４６およびドレイン領域４７を形成す
る。このようにして、チャネル長が調整された縦型ＭＯ
ＳＦＥＴが形成されるのである。尚、上記ドレイン領域
４７とソース領域４５とは入れ代わってもよいことは言
うまでもない。
【００３９】上述のように、本実施例によれば、第１実
施例の場合と同様に、チャネル長を精度よく制御できる
と共に、シリコン柱３１aの厚みを微細加工の限度とは
関係なく薄く設定できるので完全空乏化ＭＯＳ半導体装
置を製造できる。それに加えて、本実施例によって形成
された完全空乏化縦型ＭＯＳＦＥＴは、図４(k)に見ら
れるように、上記ＳＯＩ構造と同じ構造を有している。
したがって、各素子間が分離されているために素子間の
寄生容量を低減でき、更に高速化を図ることができるの
である。
【００４０】［第３実施例］図５は本実施例に係る横型
ＭＯＳＦＥＴの形成過程における横断面図である。以
下、図５に従って、第１実施例および第２実施例とは異
なる横型ＭＯＳＦＥＴの製造方法について説明する。ま
ず、第２実施例における製造方法に従って、図４(i)に
示すように、ｐ型シリコン基板３１上に、このｐ型シリ
コン基板３１から酸化膜４３によって絶縁されているシ
リコン柱３１aを形成する。
【００４１】次に、図５(j)に示すように、シリコン柱
３１aの表面にゲート酸化膜５１を形成する。そして、
図５(k)に示すように、表面をタングステン層で覆った
後パターンニングを実施して、シリコン柱３１aの長手
方向中央部にのみタングステン層を残してゲート電極５
２を形成する。次に、上記形成されたゲート電極５２を
マスクとして、シリコン柱３１aに砒素イオンを注入す
る。こうして、シリコン柱３１aにおけるゲート電極５
２によって覆われていない箇所にソース領域およびドレ
イン領域を同時に形成するのである。
【００４２】図６は本実施例によって形成された横型Ｍ
ＯＳＦＥＴにおける鳥瞰図であり、図６(a)はシリコン
柱３１aが枠状の場合を示し、図６(b)はシリコン柱３１
aが相対向した平板状の場合を示す。いずれの場合に
も、例えば、シリコン柱３１aにおけるゲート電極５２
よりも図中手前側をソース領域５３とすれば、シリコン
柱３１aにおけるゲート電極５２よりも図中後側がドレ
イン領域５４となるのである。したがって、図６におけ
るゲート電極５２を含む横断面図である図５(k)には、
ソース領域５３およびドレイン領域５４は現れてはいな
いのである。
【００４３】こうして、横型ＭＯＳＦＥＴが形成される
のである。尚、この場合にも、上記ドレイン領域５４と
ソース領域５３とは入れ代わってもよい。この場合、得
られる横型ＭＯＳＦＥＴは、上記シリコン柱３１aの両
側面におけるゲート電極３３の幅方向(水平方向)にチャ
ネルが形成されることになる。したがって、チャネル長
はゲート電極５２の幅によって調整できるのである。
【００４４】上述のように、本実施例によれば、第２実
施例の場合と同様に、チャネル長を精度良く制御でき、
微細加工の限度とは関係なく薄いシリコン柱を形成でき
ると共に、ＳＯＩ構造が形成されてより高速な完全空乏
化縦型ＭＯＳＦＥＴを製造できる。これに加えて、本実
施例による横型ＭＯＳＦＥＴの製造方法では、ゲート電
極５２をマスクとした１回のイオン注入でソース領域５
３とドレイン領域５４とを同時に形成できる。
【００４５】上記第２実施例および第３実施例の場合に
は、結果的にＳＯＩ構造を有することになる。したがっ
て、最初からＳＯＩ基板を使用して完全空乏化ＭＯＳＦ
ＥＴを形成してもよい。すなわち、第１実施例による縦
型ＭＯＳＦＥＴの製造方法に従って、ＳＯＩ基板におけ
る絶縁体上に島状に形成されたシリコン薄膜を膜形成技
術とサイドウォール形成技術によって形成した側壁をマ
スクとしたエッチングによって柱状に残し、図４(i)に
示すような中間部品を作成する。以後、図４(j)または
図５(j)以降に示すような手順で、第２実施例あるいは
第３実施例を実施すればよいのである。
【００４６】上記第１実施例および第２実施例の場合に
は、ゲート電極を形成する際にシリコン柱３１aの全周
囲をゲート電極で取り囲む必要はない。すなわち、図３
(a)に示すような枠状のシリコン柱３１aの場合には、相
対向する２つの平板部夫々の両側面のみを挟んでゲート
電極を形成してもよい。また、図３(b)に示すような相
対向した平板状のシリコン柱３１aの場合には、夫々の
シリコン柱３１aの側面のみを挟んでゲート電極を形成
してもよい。
【００４７】＜第２例＞本例は、半導体基板表面から突
出して形成したシリコン柱を取り囲むゲート電極を一般
的なホトリソグラフィによって形成するに際して、レジ
ストパターン等にくびれ等が発生しないような横型半導
体装置の構造及び特性に関する。以下、本例においては
横型ＭＯＳＦＥＴを例に上げて説明する。
【００４８】［第４実施例］図７〜図１１は本実施例に
係る横型ＭＯＳＦＥＴの製造過程における横断面図であ
る。以下、図７〜図１１に従って横型ＭＯＳＦＥＴの製
造方法を説明する。
【００４９】先ず、図７(a)に示すように、シリコン基
板６１を熱酸化してシリコン酸化膜６２を形成し、さら
にシリコン窒化膜６３を積層する。次に、図７(b)に示
すように、素子形成領域にホトリソグラフィによってレ
ジストパターン６４を形成する。そして、このレジスト
パターン６４をマスクにして、シリコン窒化膜６３,シ
リコン酸化膜６２およびシリコン基板６１を数１００nm
程度の深さで連続的にエッチングして、図７(c)に示す
ようなシリコン柱６５を形成する。そうした後、図７
(d)に示すように、上記レジストパターン６４を除去
し、シリコン柱６５の露出している部分の表面に熱酸化
によってシリコン酸化膜６６を形成する。
【００５０】次に、図８(e)に示すように全面にシリコ
ン窒化膜６７を積層する。そして、シリコン窒化膜６７
を全面エッチバックすることによって、図８(f)に示す
ようにシリコン柱６５の側面にシリコン窒化膜の側壁６
８を形成する。こうした後、高温の熱酸化を施すことに
よって側壁６８で覆われていないシリコン基板６１が酸
化される。そして、更に酸化を進めることによって、図
８（ｇ）に示すように、シリコン基板６１におけるシリ
コン柱６５下部にも両側からシリコン酸化膜６９が成長
してシリコン柱６５がフローティングされたフローティ
ング構造が形成される。
【００５１】次に、図９（ｈ）に示すように、上記シリ
コン窒化膜６３,側壁６８およびシリコン酸化膜６２,６
６を除去する。そして、シリコン柱６５におけるチャネ
ルを形成すべき領域にレジストマスクによる開口部を設
けたパターニングを行い、このレジストをマスクにして
シリコン柱６５をエッチングする。こうして、図９(i)
に示すように、シリコン柱６５におけるチャネル形成領
域７６の高さを１００nm程度まで低くする。
【００５２】さらに、同一マスクのままでシリコン酸化
膜６９におけるチャネル形成領域７６の周囲と下層とを
等方性のエッチング条件(深さ方向と横方向のエッチン
グ速度が等しい条件)で掘り下げ、さらに横方向のエッ
チングを行う。こうして、シリコン柱６５の底面下部の
シリコン酸化膜６９を除去して図９(j)に示すような空
欠部７７を形成する。
【００５３】次に、上記チャネル形成領域７６を含むシ
リコン柱６５に熱酸化を施してゲート絶縁膜用のシリコ
ン酸化膜７０を形成する。そして、ゲート電極用の低抵
抗多結晶シリコン膜７１を積層して空欠部７７を埋め尽
くすと共にシリコン柱６５におけるチャネル形成領域７
６上を覆った後ホトリソグラフィによってレジストのパ
ターニングを施し、これをマスクとして低抵抗多結晶シ
リコン膜７１をエッチングして図１０(k)に示すような
ゲート電極を形成する。そしてさらに、ゲート電極７１
をマスクとしてソース/ドレイン部における拡散層形成
用の不純物イオン注入７２を行う。
【００５４】そうした後、全面にシリコン酸化膜７３を
積層し、エッチバックして表面凹凸を平滑にする。そし
て、図１０(l)に示すように、各電極の取り出し用のコ
ンタクトホール７４を形成する。次に、金属膜を積層
し、ホトエッチングによって図１０(m)に示すような金
属配線層７５を形成する。こうして、図１１に全体像を
示すように、シリコン基板６１表面に対して垂直方向に
突出して電気伝導路としてのシリコン柱６５が形成され
た横型ＭＯＳＦＥＴが形成されるのである。尚、図１１
においてはソース/ドレイン電極は片側のみが記載され
ているが実際には両電極を形成する。
【００５５】このようにして形成された横型ＭＯＳＦＥ
Ｔは、図１１に示すように、電気伝導路としてのシリコ
ン柱６５がシリコン基板６１表面から突出しており、そ
のシリコン柱６５におけるチャネル形成領域７６のみの
高さが低くなっている。そして、チャネル形成領域７６
下部のシリコン酸化膜６９には空欠部７７が設けられ
て、細く微細なチャネル形成領域７６の周囲をゲート電
極７１で取り囲んだ構造を有している。したがって、上
記チャネル形成領域７６にゲートバイアスを加えた場合
に、容易にチャネル全体に空乏層が広がることができ、
完全空乏化動作のトランジスタが得られるのである。
【００５６】その際に、上記シリコン柱６５全体の高さ
を低くしてしまうとソース/ドレイン部の抵抗が大きく
なってしまい、完全空乏化デバイスの利点である高速性
の妨げになる。そこで、本実施例では、ソース/ドレイ
ン部は広い面積を確保してチャネル形成領域７６のみを
狭く形成するのである。
【００５７】また、本実施例における横型ＭＯＳＦＥＴ
は、上述のようにシリコン柱６５におけるチャネル形成
領域７６の高さが低い構造を有している。したがって、
この横型ＭＯＳＦＥＴの製造方法においては、ゲート電
極７１を一般的なホトリソグラフィによって形成する際
に、シリコン柱６５上に形成される低抵抗多結晶シリコ
ン膜７１やレジストパターンの縦方向の部分が短いので
くびれ等が発生しにくく、エッチングによってゲート電
極７１を形成する際に断線等に至ってしまう危険性は少
ない。つまり、本実施例によれば、素子特性に悪影響を
与えないような横型ＭＯＳＦＥＴを容易に製造できる。
【００５８】上述のような完全空乏化動作のトランジス
タの場合には、電流駆動力の増加および電流特性の立ち
上がりの急峻化を図ることができるので低電圧動作に適
している。また、閾値電圧を低下させなくとも動作速度
を高速に維持できることから閾値電圧を高い値で維持で
き、閾値電圧のばらつきの許容範囲の設定が可能とな
り、トランジスタ素子の信頼性向上が図れる。
【００５９】上記第４実施例においては、シリコン柱６
５を形成するに際して、シリコン基板６１をエッチング
する際のマスクであるレジストパターン６４をホトリソ
グラフィ技術によって形成している。しかしながら、こ
の発明はこれに限定されるものではなく、第１例(第１
実施例〜第３実施例)と同様に、シリコン基板上に形成
された薄膜パターンにサイドウォール形成技術によって
側壁を形成し、この側壁をマスクとしたエッチングによ
って形成してもよい。
【００６０】上記各実施例においては、ＭＯＳＦＥＴを
例に超微細で高速な半導体装置の製造方法を説明してい
る。しかしながら、この発明は、他の半導体装置の製造
に適用しても何等差し支えない。
【００６１】
【発明の効果】以上より明らかなように、第１の発明の
半導体装置の製造方法は、所定伝導形の半導体基板上に
形成された薄膜パターンにサイドウォール形成技術によ
って側壁を形成した後に上記薄膜パターンを除去し、上
記側壁をマスクとしてエッチングを行って半導体柱を形
成し、上記側壁を除去した後に上記半導体柱の周囲を取
り囲んで電極を形成するので、ホトリソグラフィによる
微細加工に因らずに上記半導体柱形成用のエッチングマ
スクを形成できる。したがって、上記微細加工の限度に
拘わりなく上記半導体柱の厚みを薄く形成できる。その
結果、上記半導体柱の両側面に電気伝導路を形成した際
に上記半導体柱は完全空乏化され、超微細で高速な半導
体装置を製造できる。
【００６２】また、第２の発明の半導体装置の製造方法
は、所定伝導形の半導体基板上に形成された薄膜パター
ンにサイドウォール形成技術によって第１の側壁を形成
した後上記薄膜パターンを除去し、上記第１の側壁をマ
スクとしてエッチングを行って半導体柱を形成し、上記
半導体柱の側面に第２の側壁を形成し、上記両側壁を保
護膜として熱酸化を行って上記半導体柱を酸化膜によっ
て上記半導体基板から絶縁し、上記両側壁を除去した後
に上記半導体柱の周囲を取り囲んで電極を形成するの
で、上記電極によって取り囲まれた半導体柱から成る半
導体素子間を分離できる。したがって、ＳＯＩ構造と同
じ構造を有して、超微細で更に高速な半導体装置を製造
できる。
【００６３】また、第３の発明の半導体装置の製造方法
は、絶縁層上に島状に形成された所定伝導形の半導体薄
膜上に形成された薄膜パターンにサイドウォール形成技
術によって側壁を形成した後上記薄膜パターンを除去
し、上記側壁をマスクとしてエッチングを行って上記絶
縁層上に半導体柱を形成し、上記側壁を除去した後に上
記半導体柱の周囲を取り囲んで電極を形成するので、Ｓ
ＯＩ構造と同じ構造を有する超微細で高速な半導体装置
をより簡単に製造できる。
【００６４】また、第５の発明の半導体装置の構造は、
半導体基板上に絶縁膜を介して突出して形成された板状
の半導体柱と、この半導体柱における上縁に所定幅で所
定深さの溝を刻んで形成された狭部と、この狭部の周囲
を取り囲む電極を備えているので、上記半導体柱におけ
る狭部は細く微細な形状を有している。したがって、こ
の細く微細な狭部に周囲を取り囲む電極からバイアス電
圧を印加すると上記狭部全体に空乏層が広がり、完全空
乏化動作を示す高速で高信頼性を有する半導体装置を提
供できる。
【００６５】また、第６の発明の半導体装置の製造方法
は、所定伝導形の半導体基板上に膜形成技術,サイドウ
ォール形成技術またはホトリソグラフィ技術によって形
成された半導体柱にサイドウォール形成技術によって側
壁を形成し、この側壁を保護膜として熱酸化を行って上
記半導体基板の表面に酸化膜を形成して上記半導体基板
から半導体柱を絶縁し、この半導体柱における電極形成
箇所をエッチングして他の箇所よりも低くし、上記半導
体基板表面の酸化膜における上記電極形成箇所の周囲お
よび下部をエッチングして空欠部を形成し、上記半導体
柱における電極形成箇所を電極用の半導体膜で取り囲ん
てパターニングして電極を形成するようにしたので、微
細加工の限界に左右されずに超微細な電気伝導路を形成
できる。さらに、この発明によって形成される半導体柱
における電極形成箇所の高さは低いので、この電極形成
箇所を取り囲む電極を通常のホトリソグラフィ技術によ
って形成する場合にレジストパターンにくびれ等が発生
しにくい。したがって、この発明によれば、高速で高信
頼性を有する半導体装置を容易に形成できる。
【図面の簡単な説明】
【図１】この発明の半導体装置の製造方法の一実施例に
よる縦型ＭＯＳＦＥＴ製造過程の説明図である。
【図２】図１に続く製造過程の説明図である。
【図３】図２(f)に対応する中間部品の鳥瞰図である。
【図４】他の縦型ＭＯＳＦＥＴ製造過程の説明図であ
る。
【図５】横型ＭＯＳＦＥＴ製造過程の説明図である。
【図６】図５(k)に対応する横型ＭＯＳＦＥＴの鳥瞰図
である。
【図７】図５とは異なる横型ＭＯＳＦＥＴ製造過程の説
明図である。
【図８】図７に続く製造過程の説明図である。
【図９】図８に続く製造過程の説明図である。
【図１０】図９に続く製造過程の説明図である。
【図１１】図１０に続く製造過程の説明図である。
【図１２】従来の縦型ＭＯＳＦＥＴの製造方法に係る製
造過程の説明図である。
【図１３】図１２に続く製造過程の説明図である。
【図１４】他の従来例における横型ＭＯＳＦＥＴの製造
方法に係る製造過程の説明図である。
【図１５】図１４に続く製造過程の説明図である。
【図１６】図１５に続く製造過程の説明図である。
【図１７】図１６に続く製造過程の説明図である。
【図１８】図１７に続く製造過程の説明図である。
【符号の説明】
３１…ｐ型シリコン基板、 ３１a…シリコ
ン柱、３３a,４２a…側壁、 ３４,４
５,５３…ソース領域、３５,４４,５１…ゲート酸化
膜、 ３６a,４６,５２…ゲート電極、３７,４７,
５４…ドレイン領域、 ４３…酸化膜、６１…シリ
コン基板、６２,６６,６９,７３…シリコン酸化膜、６
３,６７…シリコン窒化膜、 ６５…シリコン
柱、６８…側壁、 ７１…低抵
抗多結晶シリコン膜、７６…チャネル形成領域、
７７…空欠部。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 所定伝導形の半導体基板上に薄膜パター
    ンを形成し、サイドウォール形成技術によって上記薄膜
    パターンに側壁を形成した後に上記薄膜パターンを除去
    して上記半導体基板上に上記側壁のみを残す工程と、 上記側壁をマスクとしてエッチングを行って、上記半導
    体基板上に半導体柱を形成する工程と、 上記側壁を除去した後、上記半導体柱の周囲を取り囲ん
    で電極を形成する工程を備えたことを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 所定伝導形の半導体基板上に薄膜パター
    ンを形成し、サイドウォール形成技術によって上記薄膜
    パターンに第１の側壁を形成した後に上記薄膜パターン
    を除去して上記半導体基板上に上記第１の側壁のみを残
    す工程と、 上記第１の側壁をマスクとしてエッチングを行って、上
    記半導体基板上に半導体柱を形成する工程と、 サイドウォール形成技術によって上記半導体柱の側面に
    第２の側壁を形成する工程と、 上記半導体柱を覆う第１の側壁および第２の側壁を保護
    膜として熱酸化を行って上記半導体基板の表面に酸化膜
    を形成し、上記半導体基板から半導体柱を絶縁する工程
    と、 上記第１の側壁および第２の側壁を除去した後、上記半
    導体柱の周囲を取り囲んで電極を形成する工程を備えた
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 絶縁層上に島状に形成された所定伝導形
    の半導体薄膜上に薄膜パターンを形成し、サイドウォー
    ル形成技術によって上記薄膜パターンに側壁を形成した
    後に上記薄膜パターンを除去して上記半導体薄膜上に上
    記側壁のみを残す工程と、 上記側壁をマスクとして上記絶縁層に達するまでエッチ
    ングを行って、上記絶縁層上に半導体柱を形成する工程
    と、 上記側壁を除去した後、上記半導体柱の周囲を取り囲ん
    で電極を形成する工程を備えたことを特徴とする半導体
    装置の製造方法。
  4. 【請求項４】 請求項１乃至請求項３のいずれか一つに
    記載の半導体装置の製造方法において、 上記電極は、上記半導体柱の周囲の一部を取り囲んで形
    成されることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 所定伝導型の半導体基板上に、この半導
    体基板表面に形成された絶縁膜を介して突出して形成さ
    れた板状の半導体柱と、 上記半導体柱における上縁に所定幅であって所定深さの
    溝を刻んで形成された狭部と、 上記半導体基板表面の絶縁膜をくぐり抜けて、上記半導
    体柱における上記狭部の側壁に沿ってこの狭部の周囲を
    取り囲む電極を備えたことを特徴とする半導体装置の構
    造。
  6. 【請求項６】 所定伝導形の半導体基板上に膜形成技
    術,サイドウォール形成技術あるいはホトリソグラフィ
    技術等によって半導体柱を形成する工程と、 サイドウォール形成技術によって上記半導体柱に側壁を
    形成する工程と、 上記半導体柱を覆う側壁を保護膜として熱酸化を行って
    上記半導体基板の表面に酸化膜を形成し、上記半導体基
    板から半導体柱を絶縁する工程と、 上記側壁を除去した後に上記半導体柱における電極形成
    箇所を開口したレジストパターンを形成し、このレジス
    トパターンをマスクとして半導体柱をエッチングして電
    極形成箇所の高さを他の箇所よりも低くする工程と、 上記半導体基板表面に形成された上記酸化膜における上
    記電極形成箇所の周囲および下部を等方性エッチング条
    件によるエッチングで掘り下げて空欠部を形成する工程
    と、 電極用の半導体膜を積層して上記空欠部を埋め尽くすと
    共に上記半導体柱における電極形成箇所を覆った後にパ
    ターニングして上記電極形成箇所を取り囲む電極を形成
    する工程を備えたことを特徴とする半導体装置の製造方
    法。
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Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998015011A1 (de) * 1996-09-30 1998-04-09 Siemens Aktiengesellschaft Leistungs-mos-bauelement
US6288431B1 (en) 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
JP2002543617A (ja) * 1999-04-30 2002-12-17 インフィニオン テクノロジーズ ノース アメリカ コーポレイション ２重ゲートトランジスタ
JP2005045204A (ja) * 2003-07-24 2005-02-17 Samsung Electronics Co Ltd リセスを備えたｓｏｉ構造の半導体素子及びその製造方法
JP2005057296A (ja) * 2003-08-07 2005-03-03 Samsung Electronics Co Ltd ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法
JP2006053125A (ja) * 2004-04-05 2006-02-23 Seiko Instruments Inc 容量型力学量センサおよび半導体装置
JP2006511962A (ja) * 2002-12-19 2006-04-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 高密度二重平面デバイス
KR100614800B1 (ko) * 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
KR100618900B1 (ko) * 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
JP2006310594A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
JP2007123827A (ja) 2005-09-30 2007-05-17 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007242704A (ja) * 2006-03-06 2007-09-20 Toshiba Corp パターン製造方法、パターン基板および電界効果型トランジスタ
JP2008060590A (ja) * 2007-10-01 2008-03-13 Toshiba Corp 半導体装置
JP2008523611A (ja) * 2004-12-10 2008-07-03 キョンブック ナショナル ユニバーシティ インダストリイ−アカデミック コーポレーション ファンデーション サドル型フラッシュメモリ素子及び同製造方法
JP2008523610A (ja) * 2004-12-11 2008-07-03 キョンブック ナショナル ユニバーシティ インダストリイ−アカデミック コーポレーション ファンデーション サドル型ｍｏｓ素子
US7456481B2 (en) 2003-10-10 2008-11-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
JP2009531860A (ja) * 2006-03-29 2009-09-03 マイクロン テクノロジー， インク． フローティングボディトランジスタ構造、半導体構造、および半導体構造の形成方法
KR100915360B1 (ko) * 2006-11-29 2009-09-03 후지쯔 마이크로일렉트로닉스 가부시키가이샤 전자장치의 제조 방법 및 반도체장치의 제조 방법
JP2009532907A (ja) * 2006-04-04 2009-09-10 マイクロン テクノロジー， インク． エッチングで作成したナノＦｉｎトランジスタ
US7633099B2 (en) 2005-03-29 2009-12-15 Nec Electronics Corporation Field-effect transistor comprising hollow cavity
US7700456B2 (en) 2006-10-16 2010-04-20 Elpida Memory, Inc. Semiconductor device and manufacturing method of the same
US7892898B2 (en) 2008-02-28 2011-02-22 Seiko Epson Corporation Method for manufacturing semiconductor apparatus and method for manufacturing electro-optical apparatus
US7999246B2 (en) 2007-03-16 2011-08-16 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
JP2011527103A (ja) * 2008-06-30 2011-10-20 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド バルク基板上に形成されたダブルゲート及びトライゲートトランジスタ及びそのトランジスタを形成するための方法
JP2013140999A (ja) * 2007-07-18 2013-07-18 Intel Corp バルク基板上に作製される分離トライゲートトランジスタ
CN103367156A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法、鳍式场效应管的形成方法
US8734583B2 (en) 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US8803229B2 (en) 2006-04-04 2014-08-12 Micron Technology, Inc Nanowire transistor with surrounding gate
US9087730B2 (en) 2006-04-04 2015-07-21 Micron Technology, Inc. DRAM with nanofin transistors
TWI505402B (zh) * 2009-10-07 2015-10-21 Globalfoundries Us Inc 在塊體半導體材料上形成隔離鰭結構的方法
JP2016195274A (ja) * 2016-07-15 2016-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置
WO2017153194A1 (en) * 2016-03-11 2017-09-14 Imec Vzw Method for providing a tungsten layer
WO2021010024A1 (ja) * 2019-07-12 2021-01-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998015011A1 (de) * 1996-09-30 1998-04-09 Siemens Aktiengesellschaft Leistungs-mos-bauelement
US6288431B1 (en) 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US6468887B2 (en) 1997-04-04 2002-10-22 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
JP2002543617A (ja) * 1999-04-30 2002-12-17 インフィニオン テクノロジーズ ノース アメリカ コーポレイション ２重ゲートトランジスタ
JP2006511962A (ja) * 2002-12-19 2006-04-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 高密度二重平面デバイス
JP2005045204A (ja) * 2003-07-24 2005-02-17 Samsung Electronics Co Ltd リセスを備えたｓｏｉ構造の半導体素子及びその製造方法
JP2005057296A (ja) * 2003-08-07 2005-03-03 Samsung Electronics Co Ltd ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法
US7456481B2 (en) 2003-10-10 2008-11-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
JP2006053125A (ja) * 2004-04-05 2006-02-23 Seiko Instruments Inc 容量型力学量センサおよび半導体装置
JP2008523611A (ja) * 2004-12-10 2008-07-03 キョンブック ナショナル ユニバーシティ インダストリイ−アカデミック コーポレーション ファンデーション サドル型フラッシュメモリ素子及び同製造方法
KR100614800B1 (ko) * 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
JP2008523610A (ja) * 2004-12-11 2008-07-03 キョンブック ナショナル ユニバーシティ インダストリイ−アカデミック コーポレーション ファンデーション サドル型ｍｏｓ素子
US7633099B2 (en) 2005-03-29 2009-12-15 Nec Electronics Corporation Field-effect transistor comprising hollow cavity
JP2006310594A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
KR100618900B1 (ko) * 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
JP2007123827A (ja) 2005-09-30 2007-05-17 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007242704A (ja) * 2006-03-06 2007-09-20 Toshiba Corp パターン製造方法、パターン基板および電界効果型トランジスタ
JP2009531860A (ja) * 2006-03-29 2009-09-03 マイクロン テクノロジー， インク． フローティングボディトランジスタ構造、半導体構造、および半導体構造の形成方法
US8501581B2 (en) 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
US8946815B2 (en) 2006-03-29 2015-02-03 Micron Technology, Inc. Floating body transistor constructions, semiconductor constructions, and methods of forming semiconductor constructions
US9893072B2 (en) 2006-04-04 2018-02-13 Micron Technology, Inc. DRAM with nanofin transistors
US9087730B2 (en) 2006-04-04 2015-07-21 Micron Technology, Inc. DRAM with nanofin transistors
JP2009532907A (ja) * 2006-04-04 2009-09-10 マイクロン テクノロジー， インク． エッチングで作成したナノＦｉｎトランジスタ
US8803229B2 (en) 2006-04-04 2014-08-12 Micron Technology, Inc Nanowire transistor with surrounding gate
US8734583B2 (en) 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US7700456B2 (en) 2006-10-16 2010-04-20 Elpida Memory, Inc. Semiconductor device and manufacturing method of the same
KR100915360B1 (ko) * 2006-11-29 2009-09-03 후지쯔 마이크로일렉트로닉스 가부시키가이샤 전자장치의 제조 방법 및 반도체장치의 제조 방법
US7999246B2 (en) 2007-03-16 2011-08-16 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
JP2013140999A (ja) * 2007-07-18 2013-07-18 Intel Corp バルク基板上に作製される分離トライゲートトランジスタ
JP2008060590A (ja) * 2007-10-01 2008-03-13 Toshiba Corp 半導体装置
US7892898B2 (en) 2008-02-28 2011-02-22 Seiko Epson Corporation Method for manufacturing semiconductor apparatus and method for manufacturing electro-optical apparatus
JP2011527103A (ja) * 2008-06-30 2011-10-20 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド バルク基板上に形成されたダブルゲート及びトライゲートトランジスタ及びそのトランジスタを形成するための方法
TWI505402B (zh) * 2009-10-07 2015-10-21 Globalfoundries Us Inc 在塊體半導體材料上形成隔離鰭結構的方法
CN103367156A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法、鳍式场效应管的形成方法
CN103367156B (zh) * 2012-03-31 2015-10-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法、鳍式场效应管的形成方法
WO2017153194A1 (en) * 2016-03-11 2017-09-14 Imec Vzw Method for providing a tungsten layer
JP2016195274A (ja) * 2016-07-15 2016-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置
WO2021010024A1 (ja) * 2019-07-12 2021-01-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置

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