JPH01232755A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置、特に半導体集積回路の素子分離をするＳＯ
Ｉ構造とトランジスタ素子の構造に関し、ＬＯＣＯ３法
による寄生容量やラッチアップ等及びＳＯ３法、再結晶
化法等による結晶欠陥の発生を無くし、一つの半導体基
板から素子分離された柱状の半導体領域に縦型のトラン
ジスタ素子を構成することを目的とし、 半導体基板から選択的に削立される半導体柱と、該半導
体柱の底部の素子分離絶縁膜から成るＳ０１構造を有す
ることを含み構成し、 その第１の装置を半導体基板上の素子分離絶縁膜に削立
される多層導電領域を具備する半導体柱に、一対の引出
し電極及びゲート電極を設けていることを含み構成し、 その第２の装置を半導体基板上の素子分離ｖＡ縁に削立
される多層導電領域を具備する半導体柱に、エミッタ引
出し電極と、ベース引出し電極と、コレクタ引出し電極
とを設けていることを含み構成する。

〔産業上の利用分野〕

本発明は、半導体装置及びその製造方法に関するもので
あり、更に詳しく言えば半導体集積回路の素子分離をす
るＳ０１構造と、トランジスタ素子の構造及び素子分＃
膜上の半導体層に微細トランジスタ素子を形成する方法
に関するものである。

〔従来の技術〕

第７．８図は従来例に係る説明図である。

第７図は従来例の半導体製造方法に係る半導体装置の構
成図である。

図において、半導体集積回路を構成するバイポーラやＭ
ＯＳトランジスタはＳｏ＋技術により設けられるｐ型又
はｎ型のＳｉ基板１，５ｉ（ｈ膜２上の５ｉｌｉ３にｎ
　Ｍ　ＯＳ　ｊｉｌ域４．ｐＭＯ３ｓＩＩ域５．バイポ
ーラトランジスタ領域６を形成し、ソースＳ。

ドレインＤ、ゲートＧ、ベースＢ、エミッタＥ及びコレ
クタＣを形成して製造される。

なお、ｐ型又はｎ型のＳｉ基板！、ＳｉＯ□膜２及びＳ
ｉｊ！！３は、二枚の半導体ウェハを貼り合わせる方法
や再結晶化方法等により形成されるＳＯＩ構造を有して
いる。

第８図は、従来例に係る半導体装置及びその製造方法の
課題の説明図であり、トランジスタ素子等の形成領域を
画定する方法（素子間分離法）を示している。

同図（ａ）は選択ＬＯＣＯ３法を示しており、図におい
てＳｉ基板１を選択ＬＯＣＯ３酸化することにより、フ
ィールド絶縁膜７ａ、７ｂが形成される。なお、８は耐
熱酸化性のＳｉ：ＩＮ４膜、９はチャンネルカントを示
している。

この方法は、寄生容量の発生やランチアンプ等の問題が
あり、このため、トランジスタ動作を高速化したり、微
細化することが困難である。

同図（ｂ）はＳＯ８法を示している。図においてこの素
子間分離方法はサファイヤ基板７０上に単結晶Ｓｉを選
択ＣＶＤ法により成長することによりＣＶＤＩ結晶Ｓ結
晶Ｓｉ層形１するものである。

なおこの方法によれば、ＣＶＤ単結晶Ｓｉ層１１とサフ
ァイヤ基板７０との熱的性質の違いによって物理的歪が
生じたり、サファイヤ基板１ｏ自体高価であるという問
題がある。

同図（ｃ）は、再結晶化法を示しており、図において、
Ｓｉ基板１上の５ｉ０２膜２に選択的に形成されたポリ
Ｓｉ膜１２を酸化膜１５を介して、レーザー又は電子ビ
ーム１３により、熱処理をし、これを再結晶化して再結
晶Ｓｉ層１４を形成している。

なお、この方法は再結晶化のためＳｉ結晶の質が悪く、
大きな結晶を形成することができない。

同図（ｄ）は、張り合わせ法に係る工程図を示している
。

図において、まず、一方のＳｉ基板１に５ｉ０２膜２を
形成し、張り合わせ剤１６を介して、他方のＳｉ基板３
を接着する。

次いでＳｉ基板３をパターニングして素子間分離をする
。なお、この方法はＳｉ基板３を研磨若しくは、エツチ
ング等によりｆｉ膜化するため、加工制度が良くないと
いう問題がある。

同図（ｅ）はＳＩＭＯＸ法に係る工程図を示しており、
図において、まずＳｉ基板１にイオン注入手法により酸
素イオン１７を注入して、酸素注入層１８を形成し、Ｓ
ｉ基板１を酸素注入層１日を介して領域を分離し５ｉＮ
ｌａを形成する。

次にＳｉ層ｌ　ａ上にエピタキシャル層１９を形成し、
その後活性化してｓ；ｏｔｊＦＩ　１８　ａを形成する
。

さらに５ｉＪＷＩａとエピタキシャルＩ’ｌ１９とをパ
ターニングし、素子間分離をする。なお、この方法では
、Ｓｉ層の結晶性が悪く、高価でありスループットが低
いという問題がある。

〔発明が解決しようとする課題〕

ところで従来例の半導体集積回路の素子分離やそれを構
成する半導体装置によれば選択ＬＯＣＯ８法やＳＯ８法
等のＳＯＩ技術に係るＳＯＩ構造を利用し、トランジス
タ素子等を形成している。

このため、第８図（ａ）〜（ｄ）に示すように、例えば
選択ＬＯＣＯ３法では、寄生容量やランチアンプ等を原
因として、トランジスタ動作特性に悪影宙を及ぼし、こ
れにより、半導体デバイスの信条ｎ度の低下を招くこと
がある。また、ｓｏｓ法等の３０１構造では熱的な結晶
歪が住じたり、これにより結晶欠陥が発生したりして結
晶性の良い５ｉｌｑを低価格かつ簡単に形成することが
できないという課題がある。

本発明はかかる従来例の課題に漏み創作されたものであ
り、ＬＯＣＯ３法による寄生容量やランチアンプ等及び
ＳＯ３法、再結晶化法等による結晶欠陥の発生を防止し
、一つの半導体基板から素子分離された柱状の半導体領
域に縦型のトランジスタ素子を構成することを可能とす
る半導体装置及びその製造方法の堤供を目的とする。

〔課題を解決するための手段〕

本発明の半導体装置及び製造方法はその原理図を第１．
２図に、又、その一実施例を第３〜６図に示すように、
その装置を半導体基板２１から選択的に削立される半導
体柱２１１　と、該半導体柱２１１の底部の素子分離絶
縁膜２７から成る５ｏｒｔＲ造を有することを特徴とし
、 その第１の装置を半導体基板３１上の素子分離絶縁膜３
９に削立される多層導電領域を具備する半導体柱２１１
に、一対の引出し電極Ｓ、Ｄ及びゲート電極Ｇを設けて
いることを特徴とし、その第２の装置を半導体基板６１
上の素子分離絶縁７１に前立される多層導電領域を具備
する半導体柱２１１に、エミッタ引出し電極巳と、ヘー
ス引出し電極Ｂと、コレクタ引出し電掘Ｃとを設けてい
ることを特徴とし、 その製造方法を半導体基板２１上にｗＡ縁性の第１．２
及び３の膜２２，２３．２４を積層する工程と、 前記第１．２及び３の膜２２，２３．２４と、半導体基
板２１とを選択的に除去して、半導体基板２１上に半導
体柱２１１を形成する工程と、前記半導体柱２１１の側
壁に絶縁性の第４，５の膜２５．２６を形成する工程と
、 前記半導体基板２１を熱処理して、該半導体基板２１と
半導体柱２１１　との間に素子分ｉＦ１絶縁膜２７を形
成する工程と、 前記第１．２，３．４及び５の膜２２．２３゜２４．２
５．２６を選択的に除去する工程とを有することを特徴
とし、 その第１の装置の製造方法を半導体基板３１上に、一導
電型の半導体層３２と、反対導電型の半導体層３３と、
一導電型の半導体層３４と、絶縁性の第１．２の膜３５
．３６とを順次積層して多層半導体基板３０を形成する
工程と、 前記多層半導体基板３０を選択的に除去して、前記半導
体基板３１上に半導体柱２１１を形成する工程と、 前記半導体基板３１の全面に絶縁性の第３の膜３８を形
成する工程と、 前記第３の膜３８を選択的に除去して、前記半導体柱２
１１の側壁に、側壁絶縁膜３８ａを形成する工程と、 前記半導体基板３１を熱処理して、前記半導体基板３１
と半導体柱２１１　との間に素子分Ｍ絶縁膜３９を形成
する工程と、 前記第１．２及び３の膜３５，３６．３８を全面除去し
て、その後前記半導体基板３１の全面に第１の導電体膜
４０を形成する工程と、前記第１の導電体膜４０を選択
的に除去し、その後前記半導体基板３１の全面に絶縁性
の第４のｎり４２を形成する工程と、 前記第４の膜４２と第１の導電体膜４０とを選択的に除
去して、半導体柱２１１を露出し、併せて、第１の引出
電極４０ａを形成し、その後該半導体柱２１１の露出部
分に絶縁性の第５のｌｌＩ２４４を形成する工程と、 前記半導体基板３１の全面に第２の導電体膜４５を形成
する工程と、 前記第２の導電体膜４５を選択的に除去し、その後前記
半導体基板３１の全面に絶本（性の第６の膜４７を形成
する工程と、 前記第６の膜４７と第２の導電体膜４５とを選択的に除
去して、半導体柱２１１の第５の膜４４を露出し、併せ
て第２の引出電極４５ａを形成する工程と、 前記半導体基板３１の全面にｗＡ縁性の第７の膜４９を
形成する工程と、 前記第７の膜４９を選択的に除去し、その後、前記半導
体基板３１の全面に第３の導電体１１’２５１を形成す
る工程と、 前記第３の導電体膜５１を選択的に除去して、第３の引
出電極５１ａを形成し、その後前記半導体基板３１の全
面に絶縁性の第８の瞠５３を形成する工程とを有するこ
とを特徴とし、 その第２の装置の製造方法を半導体基板６１上に、一導
電型の第１．２の半導体層６２．６３と、反対導電型の
半導体層６４と、一導電型の第３゜４の導電体Ｊ！６５
．６６と、絶縁性の第１．２の膜６７．６８とを順次積
層し、多層半導体基板６０を形成する工程と、 前記多層半導体基板６０を選択的に除去して、前記半導
体基板６１上に半導体柱２１１を形成する工程と、 前記半導体基板６１の全面に絶縁性の第３の膜７０を形
成する工程と、 前記第３の１１！７０を選択的に除去して、前記半導体
柱２１１の側壁に、側壁絶縁膜７０ａを形成する工程と
、 前記半導体基板６１を熱処理して、前記半導体基板６１
と半導体柱２１１との間に、素子分ｉ！ｉＩ絶縁膜７１
を形成する工程と、 前記半導体基板６Ｉの全面に第１の多結晶半導体膜７２
を形成する工程と、 前記第１の多結晶半導体＋１’２７２を選択的に除去し
て、第１の引出し電極用の１疑似膜７２ａを形成し、そ
の後前記半導体基板６１の全面に絶縁性の第４の膜７４
を形成する工程と、 前記第４の膜７４を選択的に除去して、前記第１の引出
しＴ！、極用の制御側壁絶縁膜７４ａを形成する工程と
、 前記第１の引出し電極用の疑似膜７２ａを全面除去して
第２の開口部７５を形成し、その後、前記第１，２及び
３の膜６７．６８．７０をｊｌ、＜　１尺的に除去して
、前記第４の半導体層６６を露出する工程と、 前記半導体基板６１の全面に、第１の導電体膜７６を形
成する工程と、 前記第１の５ｊＬ電体膜７６を選択的に除去して、第４
の半導体層６６を露出し、併せて、第１の引出し電極７
６ａを形成する工程と、 前記第１の引出し電極用の制御側壁絶縁膜７４ａを選択
的に除去し、その後半導体基板６１の全面に絶縁性の第
５の膜７８を形成する工程と、前記第５の膜７８を選択
的に除去して、第４．ｈ間分離絶縁膜７８ａを形成し、
その後、前記半導体基板６１の全面に第２の多結晶半導
体膜８０を形成する工程と、 前記多結晶半導体膜８０を選択的に除去して第２の引出
し電極用の１疑（ｌ！膜８０ａを形成し、その後前記半
導体基板６１の全面に絶縁性の第６の膜８２を形成する
工程と、 前記第６の膜８２を選択的に除去して、第２の引出し電
極用の制御側壁絶縁膜８２ａを形成し、その後前記第２
の引出し電極用の疑似膜８０ａを全面除去し、第２の開
口部８４を形成する工程と、前記半導体基板６１の全面
に第２の導電体膜８５と、その後絶縁性の第７のｌＩＣ
１８６とを順次形成し、さらに熱処理をして、反対導電
型の不純物拡散層８７を自己整合的に形成する工程と、
前記第７の膜８６を全面除去し、その後前記第２の導電
体膜８５を選択的に除去して、前記第２の引出し電極用
の制御絶縁Ｉｆ！２Ｂ２ａを露出する工程と、 前記第２の！Ｉ電体１Ｉ９８５を選択的に除去して、第
２の引出し電極８５ａを形成し、その後筒２の引出し電
極用の制御■絶縁膜８２ａを選択的に除去し、さらに前
記半導体基板６１の全面に、絶縁性の第８の膜８８を形
成する工程と、 前記第８の膜８日を選択的に除去して、前記第４の半導
体層６６を露出する開口部８９を形成し、その後、該第
４の半導体層６６と電気的に結合する第３の導電体膜９
０を形成する工程とを有することを特徴とし、上記目的
を達成する。

〔作用〕

本発明の半導体装置のＳＯＩ構造によれば、素子分離絶
縁膜２７」−に半導体柱２１１を設けている。

このため、半導体柱２１１に立体的に半導体素子を形成
することができる。

これにより従来例の平面的な半導体素子に比べて、例え
ばトランジスタ素子等の微細加工をすること、その寄生
容攪やラッチアンプ等を極力低減させること、そのトラ
ンジスタ動作の高速化を図ること及び半導体デバイスの
高集積化を図ることが可能となる。

また本発明の製造方法によれば、一つの半導体基板２１
から削り出した半導体柱２１１の底部を熱処理すること
により素子分離絶縁１１９２７を形成している。

このため、従来例のような高価なサファイヤ基板を不要
とすること、再結晶化法やＳＩＭＯＸ法等によるシリコ
ン層に比べて結晶性の良い半導体層を形成すること及び
容易にＳＯ１構造を形成することが可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
るり 第１〜６図は本発明の実施例に係る半導体装置及びその
！！遣方法を説明する図であり、第１図は本発明の実施
例の半導体装置に係るＳＯＩ構造の原理図を示している
。

図において、２Ｉは半導体基板、２７は素子分離絶縁膜
であり、半導体基板２１と半導体柱２１１の底部とを熱
処理して形成されている。２１１は半導体柱であり、半
導体基板２１より選択的に削立されたものである。なお
半導体柱２１１にトランジスタ素子や蓄積容量Ｃ等の半
導体デバイスを形成する。

これにより半導体集積回路の高集積化、高密度化を図る
ことが可能となる。

第２図は本発明の実施例の半導体装置に係るＳ０１構造
の形成原理工程図である。

図において、まず半導体基板２１上に絶縁膜の第１の膜
、２２，２３．２４を順次積層する。なお、第１の膜２
２は半導体基板２１に自然酸化する５ｉｎ２膜等であり
、本発明の実施例では無くても良い。すなわち、自然酸
化された５ｉＯｚ膜を除去する工程を省略するという意
味である。

また、第２の膜は耐熱酸化性を有するＳｉ３Ｎ４膜等で
あり、第３の膜２４と共に素子分離絶縁膜２７を形成す
るときに半導体柱２１１を保護する機能を有している（
同図（ａ））。

次に、第１．　２及び３の膜２２，２３．２４と半導体
基板２１とを不図示のレジスト膜をマスクとして、ＲＩ
Ｅ法等の異方性エツチング技術により選択的に除去し、
半導体柱２１１を形成する（同図（ｂ））。

次いで半導体柱２１１の側壁にＣＶＤ法等による絶縁性
の第４．５の膜２５．２６を形成する。なお第５の膜は
耐熱酸化性のＳｉ、Ｎ４膜等である（同図（Ｃ））。

次に、半導体基板２１を熱処理して、半導体基板２１と
半導体柱２１１　との間に素子分離絶縁膜２７を形成す
る（同図（ｄ））。

なお、同図（ｄ）の形成工程の後工程は、必要に応じて
第１〜５の膜２２〜２６を全面除去したり、場合によっ
ては一部残留させて半導体柱２１１に半導体デバイスを
形成する。

これにより、半導体集積回路の高集積化、高密度化を図
ることが可能となる。

第３図は本発明の第１の実施例に係るＭＯＳトランジス
タの構造図を示している。

図において、例えば、ｎチャンネル型のＭＯＳトランジ
スタの場合、３１はＰ型又はｎ型のＳｉ基板、３９は素
子分ｉ！１！絶縁膜である。また２１１は半導体柱であ
り、一対のｎ°型エピタキシャル層（３２，３３）とｎ
型エピタキシャル層（３３）とにより形成されている。

なお、Ｓ又はＤはＭＯＳトランジスタのソース又はドレ
イン引出電極であり、ｎ゛型ポリＳｉ膜（４０，５１）
をパターニングすることにより形成される。

Ｇはゲート電極であり、ｎ゛型ポリＳｉ膜（４５）をパ
ターニングすることにより形成される。

これにより縦型かつｎチャンネル型のＭＯＳ）ランジス
クを半導体柱２１ｔに立体的に構成することができる。

このため半導体ｉｉ、積回路の高集積化、高密度化及び
トランジスタ動作の高速化を図ることが可能となる。

第４図は本発明の第１の実施例に係るＭＯＳトランジス
タの形成工程図を示している。

図において、例えばｎチャンネル型ＭＯＳ）ランジスタ
を形成する場合、まずｎ型又はｎ型のＳｉ基板３１上に
ＣＶＤ法等による膜厚０．５〔μｍ］程度のｎ°型エピ
タキシャル層３２．ｐ型エピタキシャルｊｌｉｉ３３．
ｎ”型エピタキシャル層３４と膜厚０．２　（μｍ）程
度の５ｉＪ４　／ＳｉＯ２ＳｉＯ２膜厚５．３　（μｍ
）程度の５ｉ（ｈ［３６を順次成長して積層し、多層半
導体基板３０を形成する。

その後レジスト膜３７をパターニングして所定の幅、例
えば１　〔μｍ〕程度のマスクパターンを形成する（同
図（ａ））。

次に、レジスト膜３７をマスクにして多層半導体基板３
０をＲＩＥ法等の異方性工・７チング加工により選択的
除去して、幅ｌ〔μｍ〕、高さ２〔μｍ〕程度の半導体
柱２１１をＳｉ基板３１上に形成する（同図（ｂ））。

次いで、ＣＶＤ法等により耐熱酸化性絶縁膜を含む５ｉ
Ｊ４膜／５ｉＯ１膜３８をＳｉ基板３１の全面に形成す
る（同図（Ｃ））。

その後、ＲＩＥ法等の異方性エンチングにより半導体柱
２１１の−Ｆ部とＳｉ基板３１上とに成長した５ｉ３Ｎ
ａ　／ＳｉＯ□Ｓｉ基板３１、半導体柱２１１の側壁に
ＩＦ２厚０．２〔μｍ）程度の側壁絶縁膜３８ａを残す
（同１１７（ｄ））。

次に、ＨＦ（フッ酸）の水溶液等による等方性エツチン
グによりＳｉＯ□膜３６を除去し、その後Ｓｉ基板３１
を熱処理して素分Ｍ絶縁膜３つを形成する。この時の熱
処理条件により、膜厚７０００〜８０００　Ｃ人〕程度
のＳｉＯ□膜をＳｉ基板３１上に形成することができる
。なお、半導体柱２１１の底部は熱酸化処理によって電
気的、物理的にＳｉ基板２１と泡縁される（同図（ｅ）
）。

次いで、リン酸の水溶液等による等方性エツチングによ
り、側壁絶縁１１！ｕ’３８ａを全面除去する。

なお、５ｉｎ２膜に対してはＩＩＦの水溶液等により除
去し、半導体柱２１１を露出する。その後、５ｉ７ｓ、
板３１の全面に低圧ＣＶＤ法等によりｎ゛ポリ５ｉｌ１
２４０成長し、さらにレジスト膜４１をパターニングす
る（同図（ｒ））。

次に、レジスト膜４１をマスクにしてｎ１型ポリＳｉ膜
４０をＲＩＥ法等の異方性エツチングにより除去し、そ
の後ＣＶＤ法等によるＳｉｎ、膜４２をＳｉ基板３１の
全面に形成する。さらにレジスト膜４３をパターニング
する（同図（ｇ））。

次いでレジスト膜４３をマスクにしてＳｉＯ□膜４２と
ｎ°ポリ５ｉｌ１９４０とをＲＩＥ等の異方性エンチン
グにより除去し半導体柱２１１を露出する。

なおエツチングガスにはＳｉＯ□膜に対してＣＦ、７０
！、ポリＳｉ膜に対してはｃｃｅ、７ｏ□を用いる。

またｎ・ポリＳｉ膜４０を選択的に除去することにより
ｎ゛エピタキシャル層３２と接合する第１の引出電極４
０ａが形成され、該第１の引出電極４０ａは例えばｎチ
ャンネルＭＯＳトランジスタのソースＳを形成する。そ
の後低圧ＣＶＤ法等による膜厚７００〜２００〔入］稈
度のｓｔｏ、Ｐ！４４を形成しパターニングする。なお
Ｓｉｎ、膜４４はゲート酸化膜となる（同図（ｈ））。

さらに、Ｓｉｉ板３１の全面にｎ３ポリＳｉ膜４５をＣ
ＶＤ法等により形成し、その後、ゲートレジストパター
ンとしてレジスト膜４０を形成する（同図（ｉ））。

次に、レジスト膜４６をマスクにして、ｎ゛ボ’ＪＳｉ
膜４５を選択的に除去する。その後Ｓｉ基板３１の全面
に５ｉ（ｈ膜４７を形成する。さらにレジスト膜４８を
パターニングする（同図（ｊ））。

次いで、レジスト膜４８をマスクにして、５ｉＯｚ膜４
７とｎ゛ポリＳｉ膜４５とをＲＩＥ法等による所定のエ
ツチングガスにより選択的に除去し、半導体柱２１１を
露出する。なおポリＳｉ膜４５を選択的に除去すること
により、ゲート酸化膜４４を介してｐ型エピタキシャル
層３３と容雫結合する第２の引出電極４５ａが形成され
、該引出電極４５ａは、ｎチャンネルＭＯＳトランジス
タのゲートＴ、、極Ｇを形成する（同図（ｈ））。

その後５ｉｙＳ仮の全面にＣＶＤ法等によるＳｉＯ□膜
４９膜形９し、さらにレジスト膜５０を形成する（同図
（ｉ））。

次に、レジスト膜５０をマスクにしてＳｉＯ□膜４９膜
形９的に除去して、半導体柱２１１のｎ゛エピタキシャ
ル層３４の上部を露出する。その後３１基板３１の全面
に低圧ＣＶＤ法によるｎ°型ポリＳｉ膜５１を形成し、
さらにレジスト膜５２を形成する（同図（ｍ））。

次いで、レジスト膜５２をマスクにして、ｎ９型ポリＳ
ｉ膜５１を選択的に除去して、第３の引出電極５１ａを
形成する。なお引出電Ｊ？ｊ５１ａは例えばｎチャンネ
ルＭＯＳトランジスタのドレインＤを形成する。その後
、Ｓｉ基板３１上の全面にＳｉＯ□膜５３膜形３して、
ドレインＤを絶縁する（同図（ｎ））。

このようにして縦型のｎチャンネルＭＯ３）ランジスタ
を製造することができる。これにより半導体集積回路の
高集積化、高密度化を図ることが可能となる。

第５図は本発明の第２の実施例に係るバイポーラトラン
ジスタの構造図を示している。

図において、例えばｎｐｎ型のバイポーラトランジスタ
の場合、６１はρ型又はｎ型のＳｉ基板、７１は素了分
Ｎ絶縁膜である。また２１１は半導体柱であり、ｎ°型
エピタキシャルＪｉ６２，６６、ｐ型Ｓｉ／ｐ”型Ｓ＋
拡散層８７及びｎ型エピタキシャル！６３．６５より形
成されている。なお、Ｃはｎ０型エピタキシヤルｌ’！
１１６２を引出すコレクタであり、ｎ°型ポリＳｉ膜７
６によりパターン形成される引出電極である。また、Ｂ
はＰ型ｓｉ／ｐ’型拡散層８７を引出すペースであり、
Ｐ°型ポリＳｉ膜８５によりパターン形成される引出Ｎ
ｊＴｒである。Ｅはｎ°型エピタキシャル層６６を引出
すエミッタであり、ｎ°型ポリ５ｉｌｐ３９０によりパ
ターン形成される引出電極である。

これにより縦型かつｎｐｎ型のバイポーラトランジスタ
を半導体柱２１１に立体的に構成することができる。こ
のため半導体集積回路の高集積化。

高密度化及びトランジスタ動作の高速化を図ることが可
能となる。

第６図は本発明の第２の実施例に係るバイポーラトラン
ジスタの形成工程を示している。

図において、例えばｎｐｎ型バイポーラトランジスタの
場合、まず、ｐ型又はｎ型の５ｉ７ｓ：板６！上にＣＶ
Ｄ法等による膜厚０．５〔μｍ〕程度のｎ°型エピタキ
シャルＮ６２、同０．３　（μｍ）程度のｎ型エピタキ
シャルＭ６３、同５０００（人〕程度のρ型エピタキシ
ャルＮ６４、同０．４〔μｍ〕程度のｎ型エピタキシャ
ル１６５、同０．３　（、ｕｍ）程度のｎ”Ｘビタキシ
ャルＮ６６、同０．１　（μｍ）程度のＳｉ３Ｎ４／５
ｔｏｔＨ６７及び同０．３〔μｍ〕程度のＳｉＯ□膜６
８を順次成長し、多層半導体基板６０を形成する。その
後レジスト膜６９をパターニングして所定の幅、例えば
１〜２〔μｍ〕程度のマスクパターンを形成する（同図
（ａ））。

次にレジスト膜６９をマスクにして、多層半導体基板６
０をＲＩＥ法等の異方性エツチング加工により選択的に
除去して幅１〜２【μｍ〕、高さ２〔μｍ〕程度の半導
体柱２１１をＳｉ基板６１上に形成する。

次いでＣＶＤ法等により耐熱酸化性絶縁膜を含む５ｉＪ
４　／Ｓｉｎ、膜７０をＳｉ基［６１の全面に形成する
（同図（Ｃ））。

その後ＲＩＥ等の異方性エツチング加工により半導体柱
２１１の上部とｓ＋７３板６１上とに成長した５ｔＪａ
　／５Ｉｏｔ膜７０を除去し、半導体柱２１１の側壁に
膜厚０．２　（ｕｍ）程度の側壁絶縁膜７０ａを残す（
同図（ｄ））。

その後、Ｓｉ基板６１を熱処理して素子分離膜７１を形
成する。この時の熱処理条件により膜厚７０００〜８０
００　（入］程度のＳｉＯ□膜をＳｉ基板６１上に形成
することができる。なお、半導体柱２１１の底部は、熱
酸化処理によって電気的、物理的にＳｉ基板６１と絶縁
される（同図（ｅ））。

次いで、Ｓｉ基板６１の全面に低圧ＣＶＤ法等によりポ
リ５ｉ１２７２を形成し、その後レジスト膜７３をパタ
ーニングする（同図（ｆ））。

次いで、レジスト膜７３をマスクにして、ポリＳｉ膜７
２をＲＩＥ法等の異方性エツチング加工により選択的に
除去して、コレクタ引出電極ダミー膜７２ａを形成する
。その後Ｓｉｉ板６１の全面にＣＶＤ法等によるＳｉＯ
□１１ｉ７４を形成する（同図（ｇ））。

次いで、Ｓｉ基板６１の全面をＲＩＥ法等により異方性
エツチング加工し、半導体柱２１１の側壁にコレクク引
出電極制御側壁絶縁膜７４ａを自己整合的に形成する（
同図（ｈ））。

その後コレクタ引出電極ダミー膜７２ａを全面所定エツ
チング液により、等方性エツチングして除去し、開口部
７５を形成する。さらにリン酸等の水溶液により半導体
柱２１１の上部及び開口部７５のＳｉ３Ｎ４／５ｉ（ｈ
膜６７や側壁絶縁膜７０ａを選択的に除去し、その上部
及び開口部７５にｎ゛型エピタキシャルＩ！１６２．６
６を露出する（同図（ｉ））。

次に、Ｓｉ基板６１の全面に低圧ＣＶＤ等によりｎ°型
ポリＳｉ膜７６を形成し、開口部７５に充填する。その
後レジスト膜７７をパターニングする（同図（ｊ））。

゛ 次いで、レジスト膜７７をマスクにしてｒ？ＩＥ法等の
異方性エツチング加工によりｎ′型ポリＳ１膜７６を選
択的に除去し、ｎ°型エピタキシャル層６６を露出する
（同図（ｋ））。

さらに不図示のレジスト膜をマスクにしてｎ゛型ポリＳ
ｉ膜７６をパターニングすることにより、第１の引出１
極（コレクタＣ）７６ａを形成する。

その後コレクタ引出し電極制御側壁絶縁膜７４ａをＨＦ
等の水溶液によりウェットエツチングして除去し、再度
Ｓｉ基板６１の全面にＣＶＤ法等によるＳｉＯ□膜７８
膜形８し、次いでレジスト膜７９をパターニングする（
同図（１））。

次に、レジストＭ７９をマスクにして、５ｉ０２ｎ’Ｊ
７８をパターニングにし、コレクタ・ベース分離絶縁膜
７８ａを形成する。その後Ｓｉ基板６１の全面に低圧Ｃ
ＶＤ法等によるポリＳｉ膜８０を形成し、さらにレジス
ト膜８１をパターニングする（同図（ｍ））。

次いで、レジスト膜８ＩをマスクにしてポリＳｉ膜８０
をパターニングすることによりベース引出電極ダミー膜
８０ａを形成する。その後３１基板６１の全面にＣＶＤ
法等による５ｉ０２１１９Ｂ２を形成し、さらにレジス
ト膜８３をパターニングする（同図（ｎ））。

次に、レジスト膜８３をマスクにして、ＳｉＯ□膜８２
をパターニングすることによりベース引出電極制御絶縁
ＪＩＱ８２ａを形成する。その後ベース引出電極グミ−
Ｗｌ　８０　ａを所定エツチング液により全面除去し、
バイポーラトランジスタの能動領域を形成する開口部８
４を形成する。さらに開口部８４に露出する側壁絶縁膜
７０ａをリン酸／ＨＦ等の水溶液により除去し、ｎ型エ
ピタキシャル層６３．６５とｐ型エピタキシャル層６４
を露出する（同図（Ｏ））。

次いで、Ｓｉ基板６１の全面に低圧ＣＶＤ法等によるｐ
゛型ポリ５ｉｌｌｆｆを形成し、開口部８４を充填する
。その後Ｓｉ基板６１の全面にＣＶＤ法等による５ｉＯ
１膜８６を形成し、さらに該Ｓｉ基板６１を熱処理して
ｐ型Ｓｉ／ρ”Ｓｉ拡散層８７を自己整合的に形成する
（同図（Ｐ））。

さらに、ＳｉＯ□膜８６を全面除去し、不図示のレジス
ト膜によりｐ゛型ポリＳｉ膜８５を選択的に除去して、
ベース引出電極制御絶縁膜８２ａを露出する（同図（Ｑ
））。

次に不図示のレジスト膜をマスクとして、ｐ′型ポリ５
ｉｌｐ１８５をパターニングすることにより第３の引出
電極（ベースＢ）８５ａを形成する。その後ベース引出
電極制御絶縁膜８２ａを除去し、Ｓｉ基板６１の全面に
ＣＶＤ法等によるＳｉＯ□膜８８膜形８する（同図（Ｒ
））。

次いで不図示のレジスト膜をマスクにして、５ｉＯｔＷ
Ｊ、８８をパターニングすることにより半導体柱２１１
の上部に００工ピタキシヤル層６６を露出する開口部８
９を形成し、その後ｎ゛型ポリＳｉ膜９０をパターニン
グして第３の引出電極（エミッタＥ）を形成する（同図
（Ｓ））。

これにより縦型のｎｐｎ型バイポーラトランジスタを＋
！！造することができる。このため半導体集積回路の高
集積化、高密度化を図ることが可能となる。

このようにして、素子分離絶縁膜２７上に半導体柱２１
１を設けている。このため半導体柱２１１に立体的に縦
型のｎチャンネルＭＯ３）ランジスタやｎｐｎ型のバイ
ポーラトランジスタを製造することができる。

これにより、従来例の平面的な半導体素子に比べて、例
えばトランジスタ素子等の微細加工をすること、その寄
生容量やランチアップ等を＋ＶＩ力低減させること、そ
のトランジスタ動作の高速化を図ること及び半導体デバ
イスの高集積化を図ることが可能となる。

また本発明の製造方法によれば、一つのＳ’ｒ基板３１
や６１から削り出した半導体柱２１１の底部を熱処理す
ることにより素子分離絶縁膜３９や７１を形成している
。

このため、従来例のような高価なサファイヤ基板を不要
とすること、再結晶化法やＳＩ’ＭＯＸ法等によるシリ
コン層に比べて結晶性の良い多層半導体基板３０．６０
を形成すること及び容易にＳＯＩ構造を形成することが
可能となる。

〔発明の効果〕

以上説明したように本発明によれば、容易に結晶性の良
い半導体柱を有する５ＯＩｔｌｌ造を形成することがで
き、しかも該半導体層に立体的に縦型の半導体素子を形
成することができる。

このため従来例に比べて半導体集禎回路を微細加工する
こと、集積度を向上させること、及びトランジスタ動作
の性能向上を図ることが可能となる。

これによりコンパクトかつ高性能の半導体装置を製造す
ることが可能となる。

【図面の簡単な説明】 第１図は、本発明の実施例の半導体装置に係るＳＯＩ構
造の原理図、 第２図は、本発明の実施例の半導体装置に係るＳＯＩ構
造の形成原理工程図、 第３図は、本発明の第１の実施例に係るＭＯＳトランジ
スタの構造図、 第４図は、本発明の第１の実施例に係るＭＯＳトランジ
スタの形成工程図、 第５図は、本発明の第２の実施例に係るバイポーラトラ
ンジスタの構造図、 第６図は、本発明の第２の実施例に係るバイポーラトラ
ンジスタの形成工程図、 第７図は、従来例の半導体製造方法に係る半導体装置の
構造図、 第８図は、従来例に係る半導体装置及びその製造方法の
課題の説明図である。 （符号の説明） ！、２１．３１．６１・・・Ｓｉ基板（半導体基板）、
２２．３５．６７・・・第１　（Ｄ’ｆｆＪ　（Ｓｉａ
Ｎ４又はＳｉｎｇｎり）、 ２３・・・第２の膜（Ｓｉ、Ｎ、　／ＳｉＯ□膜）、２
４．３６．６８・・・第３の膜（ＳｉＯ□膜）、２５・
・・第４の膜（ＳｉＪａ又はＳｉＯ□膜）、２６．３８
．７０−・・第５の膜（ＳｉＪ４／　５ｔｏｚｌｆｆ）
、２７．３９．７１・・・素子分離絶縁膜、２１１・・
・半導体層、 ２．７ａ、１５，４２，４４，４７，４９゜５３．６Ｂ
、７４．７８，８２，８６．８８・・・ＳｉＯ□膜（酸
化膜）、 ３・・・Ｓｉ層、 ４・・・ｎＭＯ３領域、 ５・・・ｐ　Ｍ　ＯＳ　Ｓｌ域、 ６・・・バイポーラ領域、 ７ｂ・・・フィールド絶縁膜、 ８・・・５ｉＪ４膜（耐熱酸化性絶縁膜）、９・・・チ
ャンネルカント、 ７０・・・サファイヤ基板、 １１・ＣＶＤ単結晶５ｉｌｉＪ、 １２．７２．８０・・・ポ’ＪＳｉｖ（第１．２（７）
多結晶半導体ＩＩＩ）、 １３・・・レーザー又は電子ビーム、 １４・・・再結晶Ｓｉ層、 ！６・・・貼り合わせ剤、 ３０．６０・・・多層半導体基板、 ３２．３４，６２．６６・・・ｎ９エピタキシヤルＮ（
第１又は５の一導電型の半導体ＩＦｉ）、３３．６４・
・・ｐ型エピタキシャル層（第２又は３の反対導電型の
半導体層）、 ３７．４＋、４３．４Ｇ、４Ｂ、５０．５２゜６９．７
３．７？、７９．８１．８３・・・レジスト膜、 ３８ａ、７０ａ・・・側壁絶縁膜、 ４０．４５，５１，７６．９０−ｎ’型ポリ５ｉｌＩ９
（一導電型の不純物を含有する多結晶半導体Ｗｉ）、 ４０ａ・・・ソースＳ（引出電極又は第１の引出電極Ｓ
）、 ４５ａ・・・ゲー）Ｇ（ゲート電極又は第２の引出し電
極Ｇ）、 ５１ａ・・・ドレインＤ（引出電極又は第３の引出し電
極）、 ６３．６５・・・ｎ型エピタキシャル層（第２又は４の
一導電型の半導体層）、 ７２ａ・・・コレクタ引出電極ダミー膜（第１の引出電
極用の擬像膜）、 ７４ａ・・・コレクタ引出電極制御側壁絶縁膜（第１の
引出電極用の制御側壁絶縁膜）、 ７５．８４．８９・・・開口部、 ７８ａ・・・コレクタ・ベース分離絶縁膜（電極間分離
絶縁Ｗｉ）、 ８０ａ・・・ベース引出し電極ダミーＦ！（第２の引出
電橋用のｉ疑似膜）、 ８２ａ・・・ベース引出電極制御絶縁膜（第２の引出用
の制御絶縁膜）、 ８５・・・ｐ゛型ポリＳｉ膜（反対導電型の不純物を含
有する多結晶半導体膜）、 ８７・・・ｐ型Ｓｉ／ｐ’Ｓｉ拡散層（反対導電型の不
純物拡散層）、 ８５ａ・・・第２の引出し′ｙＪ、極（ベースＢ）、７
６ａ・・・第１の引出電極（コレクタＣ）、９０・・・
第３の引出電極（エミッタＥ）。 不発明の実施例の半４体装直に係るＳＯＩ構造の原理図
第１図 （ａ） 本発明の実施例の半導体装置に係るＳＯＩ講造Ｏ形成原
理工埋諷第　２　図（ぞＣ１１１） （ｂ） （ｃ） 本発明０実施１ケ・」Ｏ半導体装置：ζ係るＳＣＩ＋嘴
遁Ｏ形成原理工程図ｊＩ　２　ｖ！Ｊ　（その２） （ｄ） 本発明の実施例の半導体装置に係；ｌＳｏ工講造の形成
工程四第　２　図（その３） 本発明の第１Ｑ）実施例に係るλ４０Ｓトランノ゛スタ
■情這図第３図 （ａ） （ｂ） （Ｃ） 本発明Ｏ第１の実施例に係る題Ｓトランジヌタの形成工
程図ｔ！Ｉｉ４　　図　（その１） （ｄ） （ｅ） （ｆ） 本発明の第１の実施例に係るＭＯＳ）ランノスタの形成
工程国策４　図（その２） （ｉ） （ｊ） （ｈ） ＣＬ） 本発明のＭｌの実施例に係るＭＯＳトランノスタの形成
工程国策　４　図（その４） （ｍ） （ｎ） 本発明の第１の実施例に係るＭＯＳトランジスタの形成
工程国策４　図（その５） （ｂ） （ｃ） （ｄ） 本発明の第２の実施θりに係りパイポーラトランノスタ
の形成工程国策６図（その２） （ｅ） （ず） 本発明の第２の実茄肝１１に係るパイポーラトランノヌ
タの形成工程口筒６　図（その３） （ｈ） （ｉ） （ｊ） 不発明の第２の実施例に係るパイポーラトランベスタの
形成工程口筒６　図（その４） （ｍ） 本発明の第２の実施例に係るノクイポーラトランジスタ
の形成工程口筒　６　図（その５） （ｎ） 本発明の第２の実施例に係る・ぐイポーラトランジスタ
の形成工程口筒　６　図（その６） （Ｑ） （Ｓ） 本発明の昆２Ｃ実施例：で係るパイボーラトランノスタ
の形成工程国策　６　図（その７） 従来例の半導体製造方法に係る半導体装置の横Ｉ：Ｌロ
第７図 （ａ）選択ＬＯＣＯ８法 ／′ｌＩ　ＣＶＤｊｌｌｌａ＋ａＳｉｌ（ｂ）ｓｏｓ法 （ｃ）再結晶化法 従来例に係る半導体装置及びそ■製造方法の課題の説萌
国策　８　図（そのｌ） 従来例に係る半導体装量及びその製造方法０課題の説明
国策　８　図（その２）

Claims (6)

【特許請求の範囲】
1. （１）半導体基板（２１）から選択的に削立される半導
   体柱（２１１）と、該半導体柱（２１１）の底部の素子
   分離絶縁膜（２７）から成るＳＯＩ構造を有することを
   特徴とする半導体装置。
2. （２）半導体基板（２１）上に絶縁性の第１、２及び３
   の膜（２２、２３、２４）を積層する工程と、 前記第１、２及び３の膜（２２、２３、２４）と、半導
   体基板（２１）とを選択的に除去して、半導体基板（２
   １）上に半導体柱（２１１）を形成する工程と、 前記半導体柱（２１１）の側壁に絶縁性の第４、５の膜
   （２５、２６）を形成する工程と、 前記半導体基板（２１）を熱処理して、該半導体基板（
   ２１）と半導体柱（２１１）との間に素子分離絶縁膜（
   ２７）を形成する工程と、 前記第１、２、３、４及び５の膜（２２、２３、２４、
   ２５、２６）を選択的に除去する工程とを有することを
   特徴とする半導体装置の製造方法。
3. （３）半導体基板（３１）上の素子分離絶縁膜（３９）
   に削立される多層導電領域を具備する半導体柱（２１１
   ）に、一対の引出し電極（Ｓ、Ｄ）及びゲート電極（Ｇ
   ）を設けていることを特徴とする半導体装置。
4. （４）半導体基板（３１）上に、一導電型の半導体層（
   ３２）と、反対導電型の半導体層（３３）と、一導電型
   の半導体層（３４）と、絶縁性の第１、２の膜（３５、
   ３６）とを順次積層して多層半導体基板（３０）を形成
   する工程と、 前記多層半導体基板（３０）を選択的に除去して、前記
   半導体基板（３１）上に半導体柱（２１１）を形成する
   工程と、 前記半導体基板（３１）の全面に絶縁性の第３の膜（３
   ８）を形成する工程と、 前記第３の膜（３８）を選択的に除去して、前記半導体
   柱（２１１）の側壁に、側壁絶縁膜（３８ａ）を形成す
   る工程と、 前記半導体基板（３１）を熱処理して、前記半導体基板
   （３１）と半導体柱（２１１）との間に素子分離絶縁膜
   （３９）を形成する工程と、 前記第１、２及び３の膜（３５、３６、３８）を全面除
   去して、その後前記半導体基板（３１）の全面に第１の
   導電体膜（４０）を形成する工程と、 前記第１の導電体膜（４０）を選択的に除去し、その後
   前記半導体基板（３１）の全面に絶縁性の第４の膜（４
   ２）を形成する工程と、 前記第４の膜（４２）と第１の導電体膜（４０）とを選
   択的に除去して、半導体柱（２１１）を露出し、併せて
   、第１の引出電極（４０ａ）を形成し、その後該半導体
   柱（２１１）の露出部分に絶縁性の第５の膜（４４）を
   形成する工程と、 前記半導体基板（３１）の全面に第２の導電体膜（４５
   ）を形成する工程と、 前記第２の導電体膜（４５）を選択的に除去し、その後
   前記半導体基板（３１）の全面に絶縁性の第６の膜（４
   ７）を形成する工程と、 前記第６の膜（４７）と第２の導電体膜（４５）とを選
   択的に除去して、半導体柱（２１１）の第５の膜（４４
   ）を露出し、併せて第２の引出電極（４５ａ）を形成す
   る工程と、 前記半導体基板（３１）の全面に絶縁性の第７の膜（４
   ９）を形成する工程と、 前記第７の膜（４９）を選択的に除去し、その後、前記
   半導体基板（３１）の全面に第３の導電体膜（５１）を
   形成する工程と、 前記第３の導電体膜（５１）を選択的に除去して、第３
   の引出電極（５１ａ）を形成し、その後前記半導体基板
   （３１）の全面に絶縁性の第８の膜（５３）を形成する
   工程とを有することを特徴とする半導体装置の製造方法
   。
5. （５）半導体基板（６１）上の素子分離絶縁（７１）に
   削立される多層導電領域を具備する半導体柱（２１１）
   に、エミッタ引出し電極（Ｅ）と、ベース引出し電極（
   Ｂ）と、コレクタ引出し電極（Ｃ）とを設けていること
   を特徴とする半導体装置。
6. （６）半導体基板（６１）上に、一導電型の第１、２の
   半導体層（６２、６３）と、反対導電型の半導体層（６
   ４）と、一導電型の第３、４の導電体層（６５、６６）
   と、絶縁性の第１、２の膜（６７、６８）とを順次積層
   し、多層半導体基板（６０）を形成する工程と、 前記多層半導体基板（６０）を選択的に除去して、前記
   半導体基板（６１）上に半導体柱（２１１）を形成する
   工程と、 前記半導体基板（６１）の全面に絶縁性の第３の膜（７
   ０）を形成する工程と、 前記第３の膜（７０）を選択的に除去して、前記半導体
   柱（２１１）の側壁に、側壁絶縁膜（７０ａ）を形成す
   る工程と、 前記半導体基板（６１）を熱処理して、前記半導体基板
   （６１）と半導体柱（２１１）との間に、素子分離絶縁
   膜（７１）を形成する工程と、 前記半導体基板（６１）の全面に第１の多結晶半導体膜
   （７２）を形成する工程と、 前記第１の多結晶半導体膜（７２）を選択的に除去して
   、第１の引出し電極用の疑似膜（７２ａ）を形成し、そ
   の後前記半導体基板（６１）の全面に絶縁性の第４の膜
   （７４）を形成する工程と、前記第４の膜（７４）を選
   択的に除去して、前記第１の引出し電極用の制御側壁絶
   縁膜（７４ａ）を形成する工程と、 前記第１の引出し電極用の疑似膜（７２ａ）を全面除去
   して第２の開口部（７５）を形成し、その後、前記第１
   、２及び３の膜（６７、６８、７０）を選択的に除去し
   て、前記第４の半導体層（６６）を露出する工程と、 前記半導体基板（６１）の全面に、第１の導電体膜（７
   ６）を形成する工程と、 前記第１の導電体膜（７６）を選択的に除去して、第４
   の半導体層（６６）を露出し、併せて、第１の引出し電
   極（７６ａ）を形成する工程と、前記第１の引出し電極
   用の制御側壁絶縁膜（７４ａ）を選択的に除去し、その
   後半導体基板（６１）の全面に絶縁性の第５の膜（７８
   ）を形成する工程と、 前記第５の膜（７８）を選択的に除去して、電極間分離
   絶縁膜（７８ａ）を形成し、その後、前記半導体基板（
   ６１）の全面に第２の多結晶半導体膜（８０）を形成す
   る工程と、 前記多結晶半導体膜（８０）を選択的に除去して第２の
   引出し電極用の疑似膜（８０ａ）を形成し、その後前記
   半導体基板（６１）の全面に絶縁性の第６の膜（８２）
   を形成する工程と、 前記第６の膜（８２）を選択的に除去して、第２の引出
   し電極用の制御側壁絶縁膜（８２ａ）を形成し、その後
   前記第２の引出し電極用の疑似膜（８０ａ）を全面除去
   し、第２の開口部（８４）を形成する工程と、 前記半導体基板（６１）の全面に第２の導電体膜（８５
   ）と、その後絶縁性の第７の膜（８６）とを順次形成し
   、さらに熱処理をして、反対導電型の不純物拡散層（８
   ７）を自己整合的に形成する工程と、 前記第７の膜（８６）を全面除去し、その後前記第２の
   導電体膜（８５）を選択的に除去して、前記第２の引出
   し電極用の制御絶縁膜（８２ａ）を露出する工程と、 前記第２の導電体膜（８５）を選択的に除去して、第２
   の引出し電極（８５ａ）を形成し、その後第２の引出し
   電極用の制御絶縁膜（８２ａ）を選択的に除去し、さら
   に前記半導体基板（６１）の全面に、絶縁性の第８の膜
   （８８）を形成する工程と、 前記第８の膜（８８）を選択的に除去して、前記第４の
   半導体層（６６）を露出する開口部（８９）を形成し、
   その後、該第４の半導体層（６６）と電気的に結合する
   第３の導電体膜（９０）を形成する工程とを有すること
   を特徴とする半導体装置の製造方法。