JPH09129877A - 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置 - Google Patents
半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置Info
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- JPH09129877A JPH09129877A JP30506695A JP30506695A JPH09129877A JP H09129877 A JPH09129877 A JP H09129877A JP 30506695 A JP30506695 A JP 30506695A JP 30506695 A JP30506695 A JP 30506695A JP H09129877 A JPH09129877 A JP H09129877A
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Abstract
(57)【要約】
【課題】 ソースコンタクト領域をフォトリソグラフィ
によらず自己整合的に形成し、さらなる高集積化を実現
できる半導体装置の製造方法、絶縁ゲート型半導体装置
の製造方法および、そのような方法により製造された絶
縁ゲート型半導体装置を提供することである。 【解決手段】 溝の形成に用いた第１の膜（１２）を用
いて溝の表面を覆うような第２の膜（１４）を形成し、
第１の膜と第２の膜とを全面エッチバックすることによ
り、エッチングレートの差を利用して第１の膜（１２）
のみを除去し、溝に隣接してコンタクトホールを自動的
に開口する。コンタクトホールは自己整合的に形成され
るため、フォトリソグラフィにおける最小パターン寸法
の加工精度で形成できる。第２の膜について層間絶縁膜
として機能するのに十分な膜厚が確保される。さらに、
第１の膜および第２の膜は、半導体基板表面より上側に
位置するものであり、膜形成やその加工時におけるスト
レスは半導体基板に直接に加わらない。
によらず自己整合的に形成し、さらなる高集積化を実現
できる半導体装置の製造方法、絶縁ゲート型半導体装置
の製造方法および、そのような方法により製造された絶
縁ゲート型半導体装置を提供することである。 【解決手段】 溝の形成に用いた第１の膜（１２）を用
いて溝の表面を覆うような第２の膜（１４）を形成し、
第１の膜と第２の膜とを全面エッチバックすることによ
り、エッチングレートの差を利用して第１の膜（１２）
のみを除去し、溝に隣接してコンタクトホールを自動的
に開口する。コンタクトホールは自己整合的に形成され
るため、フォトリソグラフィにおける最小パターン寸法
の加工精度で形成できる。第２の膜について層間絶縁膜
として機能するのに十分な膜厚が確保される。さらに、
第１の膜および第２の膜は、半導体基板表面より上側に
位置するものであり、膜形成やその加工時におけるスト
レスは半導体基板に直接に加わらない。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、絶縁ゲート型半導体装置の製造方法および絶縁ゲー
ト型半導体装置に関する。
法、絶縁ゲート型半導体装置の製造方法および絶縁ゲー
ト型半導体装置に関する。
【０００２】本発明は、Ｕ溝を用いた、きわめて微細な
縦型のＭＯＳトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔ
ｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）の製造に適用できる。
縦型のＭＯＳトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔ
ｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）の製造に適用できる。
【０００３】
【背景技術】縦型ＭＯＳトランジスタやＩＧＢＴは、高
い駆動能力を備え、かつ基板上の占有面積が少なく高集
積度が得られやすいという点で、今後とも期待できるデ
バイスの１つであり、さらなるデバイスの微細化を図る
べく研究がなされている。
い駆動能力を備え、かつ基板上の占有面積が少なく高集
積度が得られやすいという点で、今後とも期待できるデ
バイスの１つであり、さらなるデバイスの微細化を図る
べく研究がなされている。
【０００４】図３７〜図４５を用いて、本発明前に本願
発明者によって検討された、Ｕ溝を用いた縦型ＭＯＳト
ランジスタ（以下、ＵＭＯＳトランジスタという）の製
造プロセスについて簡単に説明する。図３７〜図４５は
各工程におけるデバイスの断面構造を示している。
発明者によって検討された、Ｕ溝を用いた縦型ＭＯＳト
ランジスタ（以下、ＵＭＯＳトランジスタという）の製
造プロセスについて簡単に説明する。図３７〜図４５は
各工程におけるデバイスの断面構造を示している。
【０００５】まず、図３７に示すように、ｎ+層５０
０，ｎ-層５１０を有する半導体基板の表面に酸化膜５
４０を形成し、続いて、イオン注入による不純物導入と
熱処理により、ボディｐ層５２０およびソース層５３０
を順次に形成する。
０，ｎ-層５１０を有する半導体基板の表面に酸化膜５
４０を形成し、続いて、イオン注入による不純物導入と
熱処理により、ボディｐ層５２０およびソース層５３０
を順次に形成する。
【０００６】次に、図３８に示すように、トレンチ加工
時のエッチング防止マスクとしてＣＶＤ−ＳｉＯｘ膜５
５０を成膜する。
時のエッチング防止マスクとしてＣＶＤ−ＳｉＯｘ膜５
５０を成膜する。
【０００７】次に、図３９に示すように、フォトリソグ
ラフィ技術を用いてＣＶＤ−ＳｉＯｘ膜をパターニング
することにより、開口部５６０を形成する。
ラフィ技術を用いてＣＶＤ−ＳｉＯｘ膜をパターニング
することにより、開口部５６０を形成する。
【０００８】その後、図４０に示すように、ＲＩＥ（リ
アクティブイオンエッチング）によりシリコン基板をエ
ッチングしてトレンチ５７０を形成する。
アクティブイオンエッチング）によりシリコン基板をエ
ッチングしてトレンチ５７０を形成する。
【０００９】次に、図４１に示すように、トレンチの内
壁面を熱酸化してゲート酸化膜５８０を形成し、その後
不純物をドープしたポリシリコン膜５８０を成形し、Ｒ
ＩＥによるドープドポリシリコンのエッチングとＣＶＤ
−ＳｉＯｘ膜を除去することにより、ドープドポリシリ
コン層５８０をトレンチ内に埋め込む。
壁面を熱酸化してゲート酸化膜５８０を形成し、その後
不純物をドープしたポリシリコン膜５８０を成形し、Ｒ
ＩＥによるドープドポリシリコンのエッチングとＣＶＤ
−ＳｉＯｘ膜を除去することにより、ドープドポリシリ
コン層５８０をトレンチ内に埋め込む。
【００１０】次に、図４２に示すように、ＣＶＤ法によ
り層間絶縁膜５９０を形成する。
り層間絶縁膜５９０を形成する。
【００１１】次に、図４３に示すように、フォトレジス
ト６００をパターニングする。
ト６００をパターニングする。
【００１２】次に、図４４に示すように、ＲＩＥによる
層間絶縁膜５９０の加工によりソースコンタクトを形成
し、続いて、図４５に示すように、半導体基板の表裏面
にソース電極６２０およびドレイン電極６３０を形成す
る。
層間絶縁膜５９０の加工によりソースコンタクトを形成
し、続いて、図４５に示すように、半導体基板の表裏面
にソース電極６２０およびドレイン電極６３０を形成す
る。
【００１３】
【発明が解決しようとする課題】本発明者の検討による
と、上述のプロセスでは、ＵＭＯＳトランジスタにおけ
るソースコンタクト領域の微細化に限界があることがわ
かった。
と、上述のプロセスでは、ＵＭＯＳトランジスタにおけ
るソースコンタクト領域の微細化に限界があることがわ
かった。
【００１４】ソースコンタクトは、層間絶縁膜をフォト
リソグラフィによりコンタクトパターンを形成し、その
後ＲＩＥで加工して形成する。したがって、ソース領域
の寸法はコンタクトパターンの加工精度で決定されるこ
とになる。つまり、先に説明した図４３におけるフォト
レジスト６００の加工精度により微細化の程度が決まっ
てしまうということである。
リソグラフィによりコンタクトパターンを形成し、その
後ＲＩＥで加工して形成する。したがって、ソース領域
の寸法はコンタクトパターンの加工精度で決定されるこ
とになる。つまり、先に説明した図４３におけるフォト
レジスト６００の加工精度により微細化の程度が決まっ
てしまうということである。
【００１５】現実には、ソースコンタクトを形成する場
合には、フォトリソグラフィにおいてゲート領域が層間
絶縁膜で確実に保護されるように合わせ余裕（レイアウ
トマージン）をとる必要があり、結果的に、フォトリソ
グラフィの最小加工寸法の２倍以上でしか加工できない
ことになる。
合には、フォトリソグラフィにおいてゲート領域が層間
絶縁膜で確実に保護されるように合わせ余裕（レイアウ
トマージン）をとる必要があり、結果的に、フォトリソ
グラフィの最小加工寸法の２倍以上でしか加工できない
ことになる。
【００１６】本発明は、このような問題点に着目し、ソ
ースコンタクト領域をフォトリソグラフィによらず自己
整合的に形成し、さらなる高集積化を実現できる半導体
装置の製造方法、絶縁ゲート型半導体装置の製造方法お
よび、そのような方法により製造された絶縁ゲート型半
導体装置を提供することにある。
ースコンタクト領域をフォトリソグラフィによらず自己
整合的に形成し、さらなる高集積化を実現できる半導体
装置の製造方法、絶縁ゲート型半導体装置の製造方法お
よび、そのような方法により製造された絶縁ゲート型半
導体装置を提供することにある。
【００１７】
（１）請求項１の本発明の半導体装置の製造方法は、半
導体基板上の所望の領域に選択的に第１の膜を形成し、
前記第１の膜をマスクとして、前記半導体基板をエッチ
ングして溝を形成する工程と、前記第１の膜を残存させ
た状態で、前記溝の内部に絶縁層を形成すると共に第１
の導電性材料層を埋め込む工程と、前記第１の膜を基準
として、前記溝の内部に埋め込まれた前記第１の導電性
材料層の表面を覆うように、前記第１の膜よりエッチン
グレートが小さい第２の膜を形成する工程と、前記第１
の膜と第２の膜に対して共通のエッチングを施し、エッ
チングレートの差を利用することにより、前記第２の膜
を残存させた状態で、前記第１の膜を全部除去してその
第１の膜の下に位置していた前記半導体基板の表面を露
出させる工程と、残存している前記第２の膜上および前
記露出した半導体基板の表面上に第２の導電性材料層を
形成し、前記露出した半導体基板の表面と前記第２の導
電性材料層との接続を実現する工程と、を具備すること
を特徴とする。
導体基板上の所望の領域に選択的に第１の膜を形成し、
前記第１の膜をマスクとして、前記半導体基板をエッチ
ングして溝を形成する工程と、前記第１の膜を残存させ
た状態で、前記溝の内部に絶縁層を形成すると共に第１
の導電性材料層を埋め込む工程と、前記第１の膜を基準
として、前記溝の内部に埋め込まれた前記第１の導電性
材料層の表面を覆うように、前記第１の膜よりエッチン
グレートが小さい第２の膜を形成する工程と、前記第１
の膜と第２の膜に対して共通のエッチングを施し、エッ
チングレートの差を利用することにより、前記第２の膜
を残存させた状態で、前記第１の膜を全部除去してその
第１の膜の下に位置していた前記半導体基板の表面を露
出させる工程と、残存している前記第２の膜上および前
記露出した半導体基板の表面上に第２の導電性材料層を
形成し、前記露出した半導体基板の表面と前記第２の導
電性材料層との接続を実現する工程と、を具備すること
を特徴とする。
【００１８】本請求項の発明では、セルフアラインを連
続して用いる新規な要素プロセス技術が提供される。
続して用いる新規な要素プロセス技術が提供される。
【００１９】つまり、溝の形成に用いた第１の膜を用い
て溝の表面を覆うような第２の膜を形成し、第１の膜と
第２の膜とを全面エッチバックすることにより、エッチ
ングレートの差を利用して第１の膜のみを除去し、溝に
隣接してコンタクトホールを自動的に開口する。コンタ
クトホールは自己整合的に形成されるため、フォトリソ
グラフィにおける最小パターン寸法の加工精度で形成で
きる。したがって、デバイスのさらなる微細化が可能で
ある。
て溝の表面を覆うような第２の膜を形成し、第１の膜と
第２の膜とを全面エッチバックすることにより、エッチ
ングレートの差を利用して第１の膜のみを除去し、溝に
隣接してコンタクトホールを自動的に開口する。コンタ
クトホールは自己整合的に形成されるため、フォトリソ
グラフィにおける最小パターン寸法の加工精度で形成で
きる。したがって、デバイスのさらなる微細化が可能で
ある。
【００２０】また、第１の膜と第２の膜のエッチングレ
ートの差を大きくしておけば、第１および第２の膜の膜
厚を厚くしておいても第１の膜のみを完全に除去するの
に問題はない。この場合、第２の膜は層間絶縁膜として
機能するのに十分な膜厚が確保され、デバイスの信頼性
は高い。
ートの差を大きくしておけば、第１および第２の膜の膜
厚を厚くしておいても第１の膜のみを完全に除去するの
に問題はない。この場合、第２の膜は層間絶縁膜として
機能するのに十分な膜厚が確保され、デバイスの信頼性
は高い。
【００２１】さらに、第１の膜および第２の膜は、半導
体基板表面より上側に位置するものであり、したがって
膜形成やその加工時におけるストレスは半導体基板に直
接に加わらない。これにより、結晶欠陥の発生等が抑制
され、デバイスの信頼性を確保できる。
体基板表面より上側に位置するものであり、したがって
膜形成やその加工時におけるストレスは半導体基板に直
接に加わらない。これにより、結晶欠陥の発生等が抑制
され、デバイスの信頼性を確保できる。
【００２２】（２）請求項２の本発明の半導体装置の製
造方法は、請求項１において、第１の膜は、上層である
シリコン窒化膜と下層であるポリシリコン膜との重ね膜
を少なくとも含んで形成され、また、第２の膜はシリコ
ン酸化膜であることを特徴とする。
造方法は、請求項１において、第１の膜は、上層である
シリコン窒化膜と下層であるポリシリコン膜との重ね膜
を少なくとも含んで形成され、また、第２の膜はシリコ
ン酸化膜であることを特徴とする。
【００２３】本請求項では、第１の膜は、ポリシリコン
膜／Ｓｉ3Ｎ4膜の重ね膜を含む積層膜であり、第２の膜
は、第１の膜を構成するＳｉ3Ｎ4膜をマスクとした選択
酸化（ＬＯＣＯＳ）により形成されるシリコン酸化膜
（フィールド酸化膜）である。
膜／Ｓｉ3Ｎ4膜の重ね膜を含む積層膜であり、第２の膜
は、第１の膜を構成するＳｉ3Ｎ4膜をマスクとした選択
酸化（ＬＯＣＯＳ）により形成されるシリコン酸化膜
（フィールド酸化膜）である。
【００２４】ＲＩＥによりエッチングをする場合、シリ
コン酸化膜に対するポリシリコン膜の選択比はきわめて
大きく（例えば１：５０）、したがって、全面をエッチ
バックする際、第１の膜のエッチングは速くすすみ、上
述のセルフアラインによるコンタクトホールの形成が可
能となる。
コン酸化膜に対するポリシリコン膜の選択比はきわめて
大きく（例えば１：５０）、したがって、全面をエッチ
バックする際、第１の膜のエッチングは速くすすみ、上
述のセルフアラインによるコンタクトホールの形成が可
能となる。
【００２５】また、ポリシリコン膜の厚みを調整するこ
とで第１の膜の厚みを調整でき、この第１の膜の膜厚の
範囲で、ＬＯＣＯＳによるフィールド酸化膜の膜厚を確
保できる。したがって、第１の膜の厚みを厚くしておけ
ば、十分な厚みのフィールド酸化膜が得られ、かつ、そ
のフィールド酸化膜の形成時の応力は下地の半導体基板
（溝部）にまで直接には及ばず、よって層間絶縁膜とし
ての信頼性の確保ならびに結晶欠陥の発生を抑制でき
る。
とで第１の膜の厚みを調整でき、この第１の膜の膜厚の
範囲で、ＬＯＣＯＳによるフィールド酸化膜の膜厚を確
保できる。したがって、第１の膜の厚みを厚くしておけ
ば、十分な厚みのフィールド酸化膜が得られ、かつ、そ
のフィールド酸化膜の形成時の応力は下地の半導体基板
（溝部）にまで直接には及ばず、よって層間絶縁膜とし
ての信頼性の確保ならびに結晶欠陥の発生を抑制でき
る。
【００２６】（３）請求項３の本発明の絶縁ゲート型半
導体装置の製造方法は、絶縁膜によって半導体基板から
電気的に絶縁されて形成された絶縁ゲートに与える電圧
により、前記半導体基板内のチャネル形成領域における
電荷の誘起を制御してチャネルの形成／非形成を制御す
る絶縁ゲート構造を具備し、その絶縁ゲート構造は、前
記半導体基板内に設けられた溝の内壁面を覆うように形
成されたゲート絶縁膜と、前記溝の内部に埋め込まれた
導電材料からなるゲート層とを含んで構成される絶縁ゲ
ート型半導体装置の製造方法であって、半導体基板の表
面部分において設けられた第１導電型の第１の半導体層
と、この第１の半導体層の下側においてその第１の半導
体層と接するように設けられた第２導電型の第２の半導
体層と、この第２の半導体層の下側においてその第２の
半導体層と接するように設けられた第１導電型の第３の
半導体層とを有する半導体基板の、表面の所望の領域に
おいて選択的に第１の膜を形成する工程と、前記第１の
膜をマスクとして前記半導体基板をエッチングし、前記
第１および第２の半導体層を貫通して前記第３の半導体
層に達する溝を形成する工程と、前記溝の内壁面を覆う
ようにゲート絶縁膜を形成する工程と、前記第１の膜を
残存させた状態で、前記溝の内部に、ゲート層となるポ
リシリコンを埋め込む工程と、前記第１の膜をマスクと
して用いて、前記溝の内部に埋め込まれたポリシリコン
の表面を選択的に酸化し、これによって、前記第１の膜
と隣接し、かつ前記第１の膜よりエッチングレートが小
さい第２の膜を形成する工程と、前記第１の膜と第２の
膜に対して共通のエッチングを施し、エッチングレート
の差を利用することにより、前記第２の膜を残存させた
状態で、前記第１の膜を全部除去してその第１の膜の下
に位置していた前記半導体基板の表面を露出させる工程
と、残存している前記第２の膜上および前記露出した半
導体基板の表面上に電極層を形成し、これにより前記第
２の膜によって前記溝に埋め込まれた前記ゲート層とな
るポリシリコンと前記電極層との電気的絶縁を確保しつ
つ、前記半導体基板の表面部に設けられた前記第１の半
導体層と前記電極層との接続を実現する工程と、を具備
することを特徴とする。
導体装置の製造方法は、絶縁膜によって半導体基板から
電気的に絶縁されて形成された絶縁ゲートに与える電圧
により、前記半導体基板内のチャネル形成領域における
電荷の誘起を制御してチャネルの形成／非形成を制御す
る絶縁ゲート構造を具備し、その絶縁ゲート構造は、前
記半導体基板内に設けられた溝の内壁面を覆うように形
成されたゲート絶縁膜と、前記溝の内部に埋め込まれた
導電材料からなるゲート層とを含んで構成される絶縁ゲ
ート型半導体装置の製造方法であって、半導体基板の表
面部分において設けられた第１導電型の第１の半導体層
と、この第１の半導体層の下側においてその第１の半導
体層と接するように設けられた第２導電型の第２の半導
体層と、この第２の半導体層の下側においてその第２の
半導体層と接するように設けられた第１導電型の第３の
半導体層とを有する半導体基板の、表面の所望の領域に
おいて選択的に第１の膜を形成する工程と、前記第１の
膜をマスクとして前記半導体基板をエッチングし、前記
第１および第２の半導体層を貫通して前記第３の半導体
層に達する溝を形成する工程と、前記溝の内壁面を覆う
ようにゲート絶縁膜を形成する工程と、前記第１の膜を
残存させた状態で、前記溝の内部に、ゲート層となるポ
リシリコンを埋め込む工程と、前記第１の膜をマスクと
して用いて、前記溝の内部に埋め込まれたポリシリコン
の表面を選択的に酸化し、これによって、前記第１の膜
と隣接し、かつ前記第１の膜よりエッチングレートが小
さい第２の膜を形成する工程と、前記第１の膜と第２の
膜に対して共通のエッチングを施し、エッチングレート
の差を利用することにより、前記第２の膜を残存させた
状態で、前記第１の膜を全部除去してその第１の膜の下
に位置していた前記半導体基板の表面を露出させる工程
と、残存している前記第２の膜上および前記露出した半
導体基板の表面上に電極層を形成し、これにより前記第
２の膜によって前記溝に埋め込まれた前記ゲート層とな
るポリシリコンと前記電極層との電気的絶縁を確保しつ
つ、前記半導体基板の表面部に設けられた前記第１の半
導体層と前記電極層との接続を実現する工程と、を具備
することを特徴とする。
【００２７】本請求項の発明によれば、ソースコンタク
トは、層間絶縁膜の厚膜化と多層積層膜のＲＩＥによる
加工時の材料のエッチング速度差を利用することによ
り、自己整合的に形成できる。これにより、フォトリソ
グラフィにおける最小パターン寸法の加工精度でソース
コンタクト領域を形成できるため、デバイスの高集積化
およびソース領域の面積低減が可能となり、基板の抵抗
成分も小さくできる。
トは、層間絶縁膜の厚膜化と多層積層膜のＲＩＥによる
加工時の材料のエッチング速度差を利用することによ
り、自己整合的に形成できる。これにより、フォトリソ
グラフィにおける最小パターン寸法の加工精度でソース
コンタクト領域を形成できるため、デバイスの高集積化
およびソース領域の面積低減が可能となり、基板の抵抗
成分も小さくできる。
【００２８】また、トレンチゲート表面の層間絶縁膜
は、トレンチを埋め込んだドープポリシリコン表面の酸
化により形成される。この層間絶縁膜の形成膜厚は、多
層積層膜の全体膜厚の範囲で形成できる為、厚膜化が可
能であり、また、シリコン基板を酸化させない為シリコ
ン基板に酸化誘起応力は発生しない。すなわちソースコ
ンタクトを自己整合的に加工する場合のゲート上の層間
絶縁膜の目減りを確保でき、結晶欠陥の発生が抑制でき
る。これにより、きわめて微細で消費電力が小さく、か
つ高信頼度のＵＭＯＳを製造することができる。
は、トレンチを埋め込んだドープポリシリコン表面の酸
化により形成される。この層間絶縁膜の形成膜厚は、多
層積層膜の全体膜厚の範囲で形成できる為、厚膜化が可
能であり、また、シリコン基板を酸化させない為シリコ
ン基板に酸化誘起応力は発生しない。すなわちソースコ
ンタクトを自己整合的に加工する場合のゲート上の層間
絶縁膜の目減りを確保でき、結晶欠陥の発生が抑制でき
る。これにより、きわめて微細で消費電力が小さく、か
つ高信頼度のＵＭＯＳを製造することができる。
【００２９】（４）請求項４に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、請求項３において、第１
の膜は、上層であるシリコン窒化膜と下層であるポリシ
リコン膜との重ね膜を少なくとも含んで形成され、ま
た、第２の膜はシリコン酸化膜であることを特徴とす
る。
ト型半導体装置の製造方法は、請求項３において、第１
の膜は、上層であるシリコン窒化膜と下層であるポリシ
リコン膜との重ね膜を少なくとも含んで形成され、ま
た、第２の膜はシリコン酸化膜であることを特徴とす
る。
【００３０】請求項２と同じ作用により、ソースコンタ
クトのセルフアラインによる形成が可能である。
クトのセルフアラインによる形成が可能である。
【００３１】（５）請求項５に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、請求項３における、半導
体基板の表面の所望の領域において選択的に第１の膜を
形成する工程の後に、半導体基板および前記第１の膜を
覆うようにサイドウォール用の膜を形成し、異方性エッ
チングにより前記サイドウォール用の膜を加工して半導
体基板の表面の一部を露出させると共に、前記第１の膜
の側面に前記サイドウォール用の膜を残すことによりサ
イドウォールを形成する工程と、前記サイドウォール用
の膜が除去されて半導体基板の表面の一部が露出した部
分に対し、アルカリエッチング液による半導体基板の異
方性に基づくエッチングを行って傾斜面を含む溝を形成
する工程と、を追加し、かつ、その後、第１の膜および
前記サイドウォールをマスクとして用いてドライエッチ
ングにより前記半導体基板をエッチングし、これによっ
て前記傾斜面を含む溝に連接し、かつ第１および第２の
半導体層を貫通して第３の半導体層に達する溝を形成す
る工程とを具備し、その後、請求項３に記載の、ゲート
絶縁膜の形成工程を含む各工程によって絶縁ゲート型半
導体装置を製造することを特徴とする。
ト型半導体装置の製造方法は、請求項３における、半導
体基板の表面の所望の領域において選択的に第１の膜を
形成する工程の後に、半導体基板および前記第１の膜を
覆うようにサイドウォール用の膜を形成し、異方性エッ
チングにより前記サイドウォール用の膜を加工して半導
体基板の表面の一部を露出させると共に、前記第１の膜
の側面に前記サイドウォール用の膜を残すことによりサ
イドウォールを形成する工程と、前記サイドウォール用
の膜が除去されて半導体基板の表面の一部が露出した部
分に対し、アルカリエッチング液による半導体基板の異
方性に基づくエッチングを行って傾斜面を含む溝を形成
する工程と、を追加し、かつ、その後、第１の膜および
前記サイドウォールをマスクとして用いてドライエッチ
ングにより前記半導体基板をエッチングし、これによっ
て前記傾斜面を含む溝に連接し、かつ第１および第２の
半導体層を貫通して第３の半導体層に達する溝を形成す
る工程とを具備し、その後、請求項３に記載の、ゲート
絶縁膜の形成工程を含む各工程によって絶縁ゲート型半
導体装置を製造することを特徴とする。
【００３２】本請求項の製造方法は、請求項３および請
求項４の製造方法の利点の他に、さらに、サイドウォー
ルの形成によって第２の膜の形成の際における横方向の
ストレスが緩和され、かつ、溝の上部がテーパーをもっ
ているためにポリシリコンを埋め込むための成膜ガスを
溝内に導入しやすいという特徴を有する。
求項４の製造方法の利点の他に、さらに、サイドウォー
ルの形成によって第２の膜の形成の際における横方向の
ストレスが緩和され、かつ、溝の上部がテーパーをもっ
ているためにポリシリコンを埋め込むための成膜ガスを
溝内に導入しやすいという特徴を有する。
【００３３】特に、第２の膜をＬＯＣＯＳにより形成す
る際、サイドウォールによってバーズビーク（横方向の
広がり）が減少し、よってソースコンタクト面積の縮小
を防ぐことができる。
る際、サイドウォールによってバーズビーク（横方向の
広がり）が減少し、よってソースコンタクト面積の縮小
を防ぐことができる。
【００３４】（６）請求項６の本発明の絶縁ゲート型半
導体装置は、請求項３〜請求項５のいずれかに記載の絶
縁ゲート型半導体装置の製造方法により製造される、第
１の半導体層をソース層とし、第２の半導体層をチャネ
ル形成層とし、溝内に埋め込まれたポリシリコンをゲー
ト層とし、かつ、半導体表面とは反対の位置にある半導
体裏面において設けられた第１導電型の第４の半導体層
をドレイン層として構成される、縦型の絶縁ゲート型半
導体装置である。
導体装置は、請求項３〜請求項５のいずれかに記載の絶
縁ゲート型半導体装置の製造方法により製造される、第
１の半導体層をソース層とし、第２の半導体層をチャネ
ル形成層とし、溝内に埋め込まれたポリシリコンをゲー
ト層とし、かつ、半導体表面とは反対の位置にある半導
体裏面において設けられた第１導電型の第４の半導体層
をドレイン層として構成される、縦型の絶縁ゲート型半
導体装置である。
【００３５】請求項３〜請求項５のセルフアラインプロ
セスにより製造された、極めて微細で、低消費電力かつ
高信頼度の縦型のＭＯＳトランジスタである。
セスにより製造された、極めて微細で、低消費電力かつ
高信頼度の縦型のＭＯＳトランジスタである。
【００３６】（７）請求項７の本発明の絶縁ゲート型半
導体装置は、請求項３〜請求項５のいずれかに記載の絶
縁ゲート型半導体装置の製造方法により製造される、第
１の半導体層をエミッタ層とし、第２の半導体層をチャ
ネル形成層とし、溝内に埋め込まれたポリシリコンをゲ
ート層とし、かつ、半導体表面とは反対の位置にある半
導体裏面において設けられた第２導電型の第４の半導体
層をコレクタ層として構成される、縦型の絶縁ゲート型
半導体装置である。
導体装置は、請求項３〜請求項５のいずれかに記載の絶
縁ゲート型半導体装置の製造方法により製造される、第
１の半導体層をエミッタ層とし、第２の半導体層をチャ
ネル形成層とし、溝内に埋め込まれたポリシリコンをゲ
ート層とし、かつ、半導体表面とは反対の位置にある半
導体裏面において設けられた第２導電型の第４の半導体
層をコレクタ層として構成される、縦型の絶縁ゲート型
半導体装置である。
【００３７】請求項３〜請求項５のセルフアラインプロ
セスにより製造された、極めて微細で、低消費電力かつ
高信頼度の、ＩＧＢＴ（縦型の、バイポーラ・ＭＯＳ複
合のインバーテッドダーリントントランジスタ）であ
る。
セスにより製造された、極めて微細で、低消費電力かつ
高信頼度の、ＩＧＢＴ（縦型の、バイポーラ・ＭＯＳ複
合のインバーテッドダーリントントランジスタ）であ
る。
【００３８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００３９】（第１の実施の形態）図２〜図９は本発明
の半導体装置の製造方法（要素プロセス技術）を説明す
るための図であり、それぞれ、各工程におけるデバイス
の断面構造を示している。
の半導体装置の製造方法（要素プロセス技術）を説明す
るための図であり、それぞれ、各工程におけるデバイス
の断面構造を示している。
【００４０】まず、図２に示すように、半導体基板（Ｓ
ｉ基板）上に第１の膜１２を形成する。この膜として
は、後述する第２の膜よりもＲＩＥによるエッチングレ
ートが十分に高いものを使用する（その一例が図１
（ａ）に示されているが、この点については後述す
る）。
ｉ基板）上に第１の膜１２を形成する。この膜として
は、後述する第２の膜よりもＲＩＥによるエッチングレ
ートが十分に高いものを使用する（その一例が図１
（ａ）に示されているが、この点については後述す
る）。
【００４１】続いて、図３に示すように、第１の膜１２
をマスクとしてＵ溝２２，２４を形成する。
をマスクとしてＵ溝２２，２４を形成する。
【００４２】次に、図４に示すように、Ｕ溝の内壁面を
酸化して酸化膜２６，２８を形成する。
酸化して酸化膜２６，２８を形成する。
【００４３】次に、図５に示すように、Ｕ溝内および第
１の膜１２上にポリシリコン層３０を形成する。
１の膜１２上にポリシリコン層３０を形成する。
【００４４】次に、図６に示すように、ポリシリコンを
エッチバックし、Ｕ溝内にポリシリコン層３２，３４を
埋め込む。
エッチバックし、Ｕ溝内にポリシリコン層３２，３４を
埋め込む。
【００４５】次に、図７に示すように、第１の膜１２を
マスクとして用いて選択酸化（ＬＯＣＯＳ）を行い、第
２の膜（フィールド酸化膜）１４を形成する。この第２
の膜は第１の膜よりも、ＲＩＥによるエッチングの進行
が十分に遅いという性質を有している。
マスクとして用いて選択酸化（ＬＯＣＯＳ）を行い、第
２の膜（フィールド酸化膜）１４を形成する。この第２
の膜は第１の膜よりも、ＲＩＥによるエッチングの進行
が十分に遅いという性質を有している。
【００４６】次に、図８に示すように、第１の膜１２お
よび第２の膜１４を同時に、ＲＩＥによりエッチング
し、エッチングレートの差を利用して第２の膜１４を残
し、一方、第１の膜１２を完全に除去する。これによ
り、半導体基板１０に対するコンタクトホールが自動的
に形成される。
よび第２の膜１４を同時に、ＲＩＥによりエッチング
し、エッチングレートの差を利用して第２の膜１４を残
し、一方、第１の膜１２を完全に除去する。これによ
り、半導体基板１０に対するコンタクトホールが自動的
に形成される。
【００４７】次に、図９に示すように、電極４０を形成
し、半導体基板１０との電気的接続をとる。このとき、
第２の膜１４は層間絶縁膜として機能する。以上がプロ
セスの概要である。
し、半導体基板１０との電気的接続をとる。このとき、
第２の膜１４は層間絶縁膜として機能する。以上がプロ
セスの概要である。
【００４８】次に、第１図を用いて、エッチングレート
の差（選択比）を利用した、ＲＩＥによる半導体基板に
対するコンタクトホールの自動形成工程の具体的内容に
ついて説明する。
の差（選択比）を利用した、ＲＩＥによる半導体基板に
対するコンタクトホールの自動形成工程の具体的内容に
ついて説明する。
【００４９】図１（ａ）に示すように、第１の膜は、Ｓ
ｉ3Ｎ4膜１７／ポリシリコン層１８／ＳｉＯ2膜１９の
積層体により構成される膜（積層膜）からなっている。
Ｓｉ3Ｎ4膜１７は、図７のＬＯＣＯＳによる第２の膜
（フィールド酸化膜）の形成のためのマスクとしての役
目を果たす。
ｉ3Ｎ4膜１７／ポリシリコン層１８／ＳｉＯ2膜１９の
積層体により構成される膜（積層膜）からなっている。
Ｓｉ3Ｎ4膜１７は、図７のＬＯＣＯＳによる第２の膜
（フィールド酸化膜）の形成のためのマスクとしての役
目を果たす。
【００５０】シリコンエッチングのためのエッチャント
を用いたＲＩＥの場合、ポリシリコン層１８のエッチン
グレートは、第２の膜（フィールド酸化膜）のエッチン
グレートの約５０倍である。したがって、第１の膜のエ
ッチングを速く終了させるのに寄与する。
を用いたＲＩＥの場合、ポリシリコン層１８のエッチン
グレートは、第２の膜（フィールド酸化膜）のエッチン
グレートの約５０倍である。したがって、第１の膜のエ
ッチングを速く終了させるのに寄与する。
【００５１】一方、Ｓｉ3Ｎ4膜１７のエッチングレート
は、第２の膜（フィールド酸化膜）とそれほど差がない
ものの、Ｓｉ3Ｎ4膜１７の厚みは、第２の膜（フィール
ド酸化膜）の厚みより十分に薄い。同じく第１の膜を構
成する、最下層のＳｉＯ2膜１９の厚みも第２の膜（フ
ィールド酸化膜）の厚みに比べ十分に薄い。
は、第２の膜（フィールド酸化膜）とそれほど差がない
ものの、Ｓｉ3Ｎ4膜１７の厚みは、第２の膜（フィール
ド酸化膜）の厚みより十分に薄い。同じく第１の膜を構
成する、最下層のＳｉＯ2膜１９の厚みも第２の膜（フ
ィールド酸化膜）の厚みに比べ十分に薄い。
【００５２】したがって、第１および第２の膜につい
て、ＲＩＥによる全面のエッチバックを行うと、図１
（ｂ）の左側に示すように、第１の膜１２については、
エッチングが１−ａ，１−ｂ，１−ｃと進行して全部が
除去される一方、図１（ｂ）の右側に示すように、第２
の膜１４については、２−ａ，２−ｂ，２−ｃ（それぞ
れ、１−ａ，１−ｂ，１−ｃに対応する）とエッチング
されて目減りはするものの、第１の膜１２が完全に除去
された段階でもかなりの厚みを残して残存する。
て、ＲＩＥによる全面のエッチバックを行うと、図１
（ｂ）の左側に示すように、第１の膜１２については、
エッチングが１−ａ，１−ｂ，１−ｃと進行して全部が
除去される一方、図１（ｂ）の右側に示すように、第２
の膜１４については、２−ａ，２−ｂ，２−ｃ（それぞ
れ、１−ａ，１−ｂ，１−ｃに対応する）とエッチング
されて目減りはするものの、第１の膜１２が完全に除去
された段階でもかなりの厚みを残して残存する。
【００５３】このようにして、層間絶縁膜として十分な
厚みの第２の膜１４を残し、かつ、Ｕ溝に最も近い位置
に、半導体基板に対するコンタクトホールを自動的に形
成することができる。
厚みの第２の膜１４を残し、かつ、Ｕ溝に最も近い位置
に、半導体基板に対するコンタクトホールを自動的に形
成することができる。
【００５４】このように、本実施の形態によれば、コン
タクトホールがセルフアラインで形成されるため、フォ
トリソグラフィにおける最小パターン寸法の加工精度で
形成することが可能となる。したがって、デバイスのさ
らなる微細化が可能である。
タクトホールがセルフアラインで形成されるため、フォ
トリソグラフィにおける最小パターン寸法の加工精度で
形成することが可能となる。したがって、デバイスのさ
らなる微細化が可能である。
【００５５】また、第１の膜と第２の膜のエッチングレ
ートの差を大きくしておけば、第１および第２の膜の膜
厚を厚くしておいても第１の膜のみを完全に除去するの
に問題はない。この場合、第２の膜は層間絶縁膜として
機能するのに十分な膜厚が確保され、デバイスの信頼性
は高い。
ートの差を大きくしておけば、第１および第２の膜の膜
厚を厚くしておいても第１の膜のみを完全に除去するの
に問題はない。この場合、第２の膜は層間絶縁膜として
機能するのに十分な膜厚が確保され、デバイスの信頼性
は高い。
【００５６】さらに、第１の膜および第２の膜は、半導
体基板表面より上側に位置するものであり、したがって
膜形成やその加工時におけるストレスは半導体基板に直
接に加わらない。これにより、結晶欠陥の発生等が抑制
され、デバイスの信頼性も確保できる。
体基板表面より上側に位置するものであり、したがって
膜形成やその加工時におけるストレスは半導体基板に直
接に加わらない。これにより、結晶欠陥の発生等が抑制
され、デバイスの信頼性も確保できる。
【００５７】（第２の実施の形態）次に、本発明を用い
た絶縁ゲート型半導体装置（ＵＭＯＳトランジスタ）の
製造方法の一例について説明する。
た絶縁ゲート型半導体装置（ＵＭＯＳトランジスタ）の
製造方法の一例について説明する。
【００５８】図１０は絶縁ゲート型半導体装置（ＵＭＯ
Ｓトランジスタ）の要部の平面レイアウト図であり、図
１１は図１０におけるＡ−Ａ線およびＢ−Ｂ線に沿うデ
バイスの断面構造を示す図である。図１１において、左
側の図がＡ−Ａ線に沿うゲート回りの断面図あり、右側
の図がＢ−Ｂ線に沿うＵ溝近傍の断面図である。また、
図１０の（ア）〜（オ）の各位置は、図１１の（ア）〜
（オ）の各位置に対応している。
Ｓトランジスタ）の要部の平面レイアウト図であり、図
１１は図１０におけるＡ−Ａ線およびＢ−Ｂ線に沿うデ
バイスの断面構造を示す図である。図１１において、左
側の図がＡ−Ａ線に沿うゲート回りの断面図あり、右側
の図がＢ−Ｂ線に沿うＵ溝近傍の断面図である。また、
図１０の（ア）〜（オ）の各位置は、図１１の（ア）〜
（オ）の各位置に対応している。
【００５９】図１１に示すような構造のＵＭＯＳトラン
ジスタが、どのようにして製造されるかについて図１２
〜図２７を用いて説明する。図１２〜図２１は、図１０
におけるＡ−Ａ線に沿うデバイスの断面構造を示し、図
２２〜図２７は、図１０におけるＢ−Ｂ線に沿うデバイ
スの断面構造を示している。
ジスタが、どのようにして製造されるかについて図１２
〜図２７を用いて説明する。図１２〜図２１は、図１０
におけるＡ−Ａ線に沿うデバイスの断面構造を示し、図
２２〜図２７は、図１０におけるＢ−Ｂ線に沿うデバイ
スの断面構造を示している。
【００６０】まず、図１２に示すように、ｎ+層１０
０，ｎ-層１２０を有するＳｉ基板上に約５０ｎｍの熱
酸化膜（ＳｉＯ2膜）１３０を形成後、イオン注入によ
る不純物導入と熱処理により、ソース層（ｎ+）２９０
およびボディｐ層２８０を形成する。
０，ｎ-層１２０を有するＳｉ基板上に約５０ｎｍの熱
酸化膜（ＳｉＯ2膜）１３０を形成後、イオン注入によ
る不純物導入と熱処理により、ソース層（ｎ+）２９０
およびボディｐ層２８０を形成する。
【００６１】次に、図１３に示すように、ＳｉＯ2膜１
３０の上にポリシリコン層１４０を例えば約５００ｎｍ
と厚めに形成し、さらに、Ｓｉ3Ｎ4膜１５０を約２００
ｎｍ、ＣＶＤ−ＳｉＯｘ膜１６０を約２５０ｎｍ、順次
に積み重ねて形成する。これにより、多層積層膜（Ｓｉ
Ｏｘ／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）が、形成さ
れる。
３０の上にポリシリコン層１４０を例えば約５００ｎｍ
と厚めに形成し、さらに、Ｓｉ3Ｎ4膜１５０を約２００
ｎｍ、ＣＶＤ−ＳｉＯｘ膜１６０を約２５０ｎｍ、順次
に積み重ねて形成する。これにより、多層積層膜（Ｓｉ
Ｏｘ／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）が、形成さ
れる。
【００６２】次に、図１４に示すように、フォトリソグ
ラフィの最小線幅でパターンを形成し、ＲＩＥで多層積
層膜（ＳｉＯｘ／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）
をエッチングすることにより、開口部３００を形成す
る。
ラフィの最小線幅でパターンを形成し、ＲＩＥで多層積
層膜（ＳｉＯｘ／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）
をエッチングすることにより、開口部３００を形成す
る。
【００６３】その後、図１５に示すように、パターニン
グされた多層積層膜をマスクとして用いて、ＲＩＥによ
りトレンチ（Ｕ溝）３２０を形成する。
グされた多層積層膜をマスクとして用いて、ＲＩＥによ
りトレンチ（Ｕ溝）３２０を形成する。
【００６４】次に、図１６に示すように、トレンチ３２
０の内壁面を熱酸化することによりゲート酸化膜２００
を形成する。
０の内壁面を熱酸化することによりゲート酸化膜２００
を形成する。
【００６５】その後、図１７に示すように、不純物をド
ープしたポリシリコン層（ドープドポリシリコン層）１
７０を形成する。このとき、図１０のＡ−Ａ線に沿う部
分の要部の断面構造（ゲート回りの一部の断面構造）
は、図２２のようになっている。つまり、多層積層膜
（ＳｉＯｘ膜１６０，Ｓｉ3Ｎ4膜１５０，ポリシリコン
１５０，ＳｉＯ2膜１３０）の上部に覆うように、ドー
プドポリシリコン層１７０が形成されている。
ープしたポリシリコン層（ドープドポリシリコン層）１
７０を形成する。このとき、図１０のＡ−Ａ線に沿う部
分の要部の断面構造（ゲート回りの一部の断面構造）
は、図２２のようになっている。つまり、多層積層膜
（ＳｉＯｘ膜１６０，Ｓｉ3Ｎ4膜１５０，ポリシリコン
１５０，ＳｉＯ2膜１３０）の上部に覆うように、ドー
プドポリシリコン層１７０が形成されている。
【００６６】次に、図２３に示すように、ゲート部分に
おいて、Ｓｉ3Ｎ4膜２６０およびＣＶＤ−ＳｉＯｘ膜２
７０の重ね膜を所定のパターンで形成する。
おいて、Ｓｉ3Ｎ4膜２６０およびＣＶＤ−ＳｉＯｘ膜２
７０の重ね膜を所定のパターンで形成する。
【００６７】次に、図１８および図２４に示すように、
ドープドポリシリコン層１７０をエッチバックし、溝３
２０内にそのドープドポリシリコン層を埋め込む。図１
８に示されるように、半導体基板の表面部にはＳｉ3Ｎ4
膜１５０が残存している。また、図２４に示すように、
ゲート部分では、このエッチバックにより段差（Ｌ）が
生じる。
ドープドポリシリコン層１７０をエッチバックし、溝３
２０内にそのドープドポリシリコン層を埋め込む。図１
８に示されるように、半導体基板の表面部にはＳｉ3Ｎ4
膜１５０が残存している。また、図２４に示すように、
ゲート部分では、このエッチバックにより段差（Ｌ）が
生じる。
【００６８】次に、図１９および図２５に示すように、
Ｓｉ3Ｎ4膜１５０をマスクとしてＬＯＣＯＳによりフィ
ールド酸化膜２１０を約６００ｎｍの厚みで形成する。
このフィールド酸化膜２１０は層間絶縁膜として機能す
る。。次に、ＲＩＥによる全面のエッチングを行い、多
層積層膜（１５０，１４０，１３０）とフィールド酸化
膜２１０とのエッチングレートの差を利用して、図２０
のように、多層積層膜直下のシリコン基板の表面を露出
させる。これにより、自動的にソースコンタクトが形成
される。つまり、ソースコンタクトの形成は、マスク合
わせなしで、ソース領域上部に形成した多層積層膜をＲ
ＩＥで除去することにより自己整合的に形成できる。
Ｓｉ3Ｎ4膜１５０をマスクとしてＬＯＣＯＳによりフィ
ールド酸化膜２１０を約６００ｎｍの厚みで形成する。
このフィールド酸化膜２１０は層間絶縁膜として機能す
る。。次に、ＲＩＥによる全面のエッチングを行い、多
層積層膜（１５０，１４０，１３０）とフィールド酸化
膜２１０とのエッチングレートの差を利用して、図２０
のように、多層積層膜直下のシリコン基板の表面を露出
させる。これにより、自動的にソースコンタクトが形成
される。つまり、ソースコンタクトの形成は、マスク合
わせなしで、ソース領域上部に形成した多層積層膜をＲ
ＩＥで除去することにより自己整合的に形成できる。
【００６９】すなわち、フィールド酸化膜２１０とＳｉ
3Ｎ4膜１５０との選択比は約「５」、フィールド酸化膜
（ＳｉＯ2）２１０とポリシリコン層１４０との選択比
は約「７０」、フィールド酸化膜（ＳｉＯ2）２１０と
ＳｉＯ2膜１３０との選択比は約「１」であることか
ら、この３層膜をエッチングする間に、厚いフィールド
酸化膜（ＳｉＯ2）２１０は約１００ｎｍ程度膜減り
し、結果的に約５００ｎｍの厚みを残してエッチングが
終了すると同時に、ソースコンタクトが自己整合的に形
成される。
3Ｎ4膜１５０との選択比は約「５」、フィールド酸化膜
（ＳｉＯ2）２１０とポリシリコン層１４０との選択比
は約「７０」、フィールド酸化膜（ＳｉＯ2）２１０と
ＳｉＯ2膜１３０との選択比は約「１」であることか
ら、この３層膜をエッチングする間に、厚いフィールド
酸化膜（ＳｉＯ2）２１０は約１００ｎｍ程度膜減り
し、結果的に約５００ｎｍの厚みを残してエッチングが
終了すると同時に、ソースコンタクトが自己整合的に形
成される。
【００７０】次に、図２６に示すように、ゲート部分に
おいて、ゲートコンタクト２５０を開口する。
おいて、ゲートコンタクト２５０を開口する。
【００７１】次に、図２１および図２７に示すように、
アルミニュウム等からなるゲート電極２２０ならびにソ
ース電極２３０を形成する。また、半導体基板の裏面に
ドレイン電極２４０を形成する。
アルミニュウム等からなるゲート電極２２０ならびにソ
ース電極２３０を形成する。また、半導体基板の裏面に
ドレイン電極２４０を形成する。
【００７２】このようにして、図１０，図１１に記載さ
れる構造が完成する。図１１や図２７からも明らかなよ
うに、完成したデバイスは、ゲート電極部分の直下の多
層膜積層構造（Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）
が、その後のソースコンタクト形成プロセスで除去され
ないでそのまま残存した構造となる。
れる構造が完成する。図１１や図２７からも明らかなよ
うに、完成したデバイスは、ゲート電極部分の直下の多
層膜積層構造（Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）
が、その後のソースコンタクト形成プロセスで除去され
ないでそのまま残存した構造となる。
【００７３】このように、本実施の形態によれば、ソー
スコンタクトは、層間絶縁膜の厚膜化と多層積層膜ＲＩ
Ｅ時の材料のエッチング速度差を利用することにより、
自己整合的に形成可能であり、したがって、フォトリソ
グラフィにおける最小パターン寸法の加工精度でソース
コンタクト領域を形成できるため、デバイスの高集積化
及びソース領域の面積低減が可能となり、基板の抵抗成
分を小さくできる。
スコンタクトは、層間絶縁膜の厚膜化と多層積層膜ＲＩ
Ｅ時の材料のエッチング速度差を利用することにより、
自己整合的に形成可能であり、したがって、フォトリソ
グラフィにおける最小パターン寸法の加工精度でソース
コンタクト領域を形成できるため、デバイスの高集積化
及びソース領域の面積低減が可能となり、基板の抵抗成
分を小さくできる。
【００７４】また、トレンチゲート表面の層間絶縁膜
は、トレンチを埋め込んだドープポリシリコン表面の酸
化により形成される。この層間絶縁膜の形成膜厚は、多
層積層膜の全体膜厚の範囲で形成できる為、厚膜化が可
能であり、また、シリコン基板を酸化させない為シリコ
ン基板に酸化誘起応力は発生しない。すなわちソースコ
ンタクトを自己整合的に加工する場合のゲート上の層間
絶縁膜の目減りを確保でき、結晶欠陥の発生が抑制でき
る。これにより信頼性が高く、消費電力の小さく高性能
なＵＭＯＳトランジスタを製造することができる。
は、トレンチを埋め込んだドープポリシリコン表面の酸
化により形成される。この層間絶縁膜の形成膜厚は、多
層積層膜の全体膜厚の範囲で形成できる為、厚膜化が可
能であり、また、シリコン基板を酸化させない為シリコ
ン基板に酸化誘起応力は発生しない。すなわちソースコ
ンタクトを自己整合的に加工する場合のゲート上の層間
絶縁膜の目減りを確保でき、結晶欠陥の発生が抑制でき
る。これにより信頼性が高く、消費電力の小さく高性能
なＵＭＯＳトランジスタを製造することができる。
【００７５】（第３の実施の形態）次に、本発明を用い
た絶縁ゲート型半導体装置（ＵＭＯＳトランジスタ）の
製造方法の他の例について、図２８〜図３５を用いて説
明する。
た絶縁ゲート型半導体装置（ＵＭＯＳトランジスタ）の
製造方法の他の例について、図２８〜図３５を用いて説
明する。
【００７６】本実施の形態は、（１００）面のＳｉ基板
を用いて第２の実施の形態と同様のの工程を実行するに
際し、多層積層膜加工後の側面にＣＶＤ膜によるサイド
ウォールを形成する工程と、アルカリエッチング液を用
いてシリコン異方性エッチングによりＶ溝を形成する工
程を付加することを特徴とする。
を用いて第２の実施の形態と同様のの工程を実行するに
際し、多層積層膜加工後の側面にＣＶＤ膜によるサイド
ウォールを形成する工程と、アルカリエッチング液を用
いてシリコン異方性エッチングによりＶ溝を形成する工
程を付加することを特徴とする。
【００７７】以下、具体的に説明する。
【００７８】半導体基板に対して図１２〜図１４までの
工程により処理を施した後、まず、図２８に示すよう
に、サイドウォール用ＣＶＤ−ＳｉＯｘ膜４００を形成
する。
工程により処理を施した後、まず、図２８に示すよう
に、サイドウォール用ＣＶＤ−ＳｉＯｘ膜４００を形成
する。
【００７９】次に、図２９に示すように、ＲＩＥによる
エッチングを施し、サイドウォール４１０を形成する。
エッチングを施し、サイドウォール４１０を形成する。
【００８０】次に、図３０に示すように、アルカリエッ
チングにより、Ｖ溝４２０を形成する。
チングにより、Ｖ溝４２０を形成する。
【００８１】次に、図３１に示すように、ＲＩＥにより
トレンチ４４０を形成する。
トレンチ４４０を形成する。
【００８２】次に、図３２に示すように、Ｕ溝内にドー
プドポリシリコン１７０の埋め込みを行う。
プドポリシリコン１７０の埋め込みを行う。
【００８３】次に、図３３に示すように、ドープドポリ
シリコン１７０表面を局所酸化し、フィールド酸化膜２
１０を形成する。
シリコン１７０表面を局所酸化し、フィールド酸化膜２
１０を形成する。
【００８４】次に、図３４に示すように、ＲＩＥにより
全面をエッチバックし、フィールド酸化膜２１０を残し
つつ、ソースコンタクトを形成する。
全面をエッチバックし、フィールド酸化膜２１０を残し
つつ、ソースコンタクトを形成する。
【００８５】次に、図３５に示すように、半導体基板の
表裏面にソース電極２３０とドレイン電極２４０をそれ
ぞれ形成し、デバイスが完成する。
表裏面にソース電極２３０とドレイン電極２４０をそれ
ぞれ形成し、デバイスが完成する。
【００８６】本実施の形態のデバイスでは、特に、サイ
ドウォール４１０の存在によって、ＬＯＣＯＳによるフ
ィールド酸化膜２１０の形成の際における横方向のスト
レスの発生（バーズビークの発生）が緩和され、十分な
ソースコンタクト面積を確保できると共に、アルカリエ
ッチングにより形成されたＶ溝がテーパーをもっている
ために、ポリシリコンを埋め込むための成膜ガスが溝内
に導入されやすいという特徴を有する。
ドウォール４１０の存在によって、ＬＯＣＯＳによるフ
ィールド酸化膜２１０の形成の際における横方向のスト
レスの発生（バーズビークの発生）が緩和され、十分な
ソースコンタクト面積を確保できると共に、アルカリエ
ッチングにより形成されたＶ溝がテーパーをもっている
ために、ポリシリコンを埋め込むための成膜ガスが溝内
に導入されやすいという特徴を有する。
【００８７】（第４の実施の形態）図３６（ａ）は本発
明第４の実施の形態にかかるＩＧＢＴ（Ｉｎｓｕｌａｔ
ｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）のデバイスの断面構造を示し、（ｂ）はその等価回
路を示す。
明第４の実施の形態にかかるＩＧＢＴ（Ｉｎｓｕｌａｔ
ｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）のデバイスの断面構造を示し、（ｂ）はその等価回
路を示す。
【００８８】ＩＧＢＴは、図１１等に示される半導体基
板の最下層のｎ+型半導体層１００を、Ｐ+の半導体層１
０５に置き換えることにより形成され、図３６（ｂ）に
示すように、回路的には、ＭＯＳトップのインバーテッ
ドダーリントントランジスタを構成する。
板の最下層のｎ+型半導体層１００を、Ｐ+の半導体層１
０５に置き換えることにより形成され、図３６（ｂ）に
示すように、回路的には、ＭＯＳトップのインバーテッ
ドダーリントントランジスタを構成する。
【００８９】図３６（ａ）に示すように、溝内に形成さ
れるドープドポリシリコン層１７０がゲート（Ｇ）とな
り、基板表面に形成される電極２３２がエミッタ電極と
なり、基板裏面に形成される電極２４２がコレクタ電極
となる。
れるドープドポリシリコン層１７０がゲート（Ｇ）とな
り、基板表面に形成される電極２３２がエミッタ電極と
なり、基板裏面に形成される電極２４２がコレクタ電極
となる。
【００９０】このようなＩＧＢＴも、上述のプロセスに
より、ＭＯＳＦＥＴと同様に形成可能であり、製造され
たデバイスは高集積、低消費電極で、かつ信頼性が高
い。
より、ＭＯＳＦＥＴと同様に形成可能であり、製造され
たデバイスは高集積、低消費電極で、かつ信頼性が高
い。
【００９１】
【図１】（ａ），（ｂ）はそれぞれ、本発明の半導体装
置の製造方法の特徴を説明するための図である。
置の製造方法の特徴を説明するための図である。
【図２】本発明の半導体装置の製造方法の第１の工程を
示すデバイスの断面図である。
示すデバイスの断面図である。
【図３】本発明の半導体装置の製造方法の第２の工程を
示すデバイスの断面図である。
示すデバイスの断面図である。
【図４】本発明の半導体装置の製造方法の第３の工程を
示すデバイスの断面図である。
示すデバイスの断面図である。
【図５】本発明の半導体装置の製造方法の第４の工程を
示すデバイスの断面図である。
示すデバイスの断面図である。
【図６】本発明の半導体装置の製造方法の第５の工程を
示すデバイスの断面図である。
示すデバイスの断面図である。
【図７】本発明の半導体装置の製造方法の第６の工程を
示すデバイスの断面図である。
示すデバイスの断面図である。
【図８】本発明の半導体装置の製造方法の第７の工程を
示すデバイスの断面図である。
示すデバイスの断面図である。
【図９】本発明の半導体装置の製造方法の第８の工程を
示すデバイスの断面図である。
示すデバイスの断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の要部の平
面レイアウト図である。
面レイアウト図である。
【図１１】図１０のＡ−Ａ線ならびにＢ−Ｂ線に沿うデ
バイスの断面構造の一例を示す図である。
バイスの断面構造の一例を示す図である。
【図１２】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第１の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
造方法の一例を説明するための図であり、第１の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
【図１３】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第２の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
造方法の一例を説明するための図であり、第２の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
【図１４】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第３の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
造方法の一例を説明するための図であり、第３の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
【図１５】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第４の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
造方法の一例を説明するための図であり、第４の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
【図１６】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第５の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
造方法の一例を説明するための図であり、第５の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
【図１７】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第６の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
造方法の一例を説明するための図であり、第６の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
【図１８】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第７の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
造方法の一例を説明するための図であり、第７の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
【図１９】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第８の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
造方法の一例を説明するための図であり、第８の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
【図２０】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第９の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
造方法の一例を説明するための図であり、第９の工程に
おける、図１０のＡ−Ａ線に沿うデバイスの断面構造を
示す図である。
【図２１】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、第１０の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
造方法の一例を説明するための図であり、第１０の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
【図２２】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、図１７に示す
工程における、図１０のＢ−Ｂ線に沿うデバイスの断面
構造を示す図である。
造方法の一例を説明するための図であり、図１７に示す
工程における、図１０のＢ−Ｂ線に沿うデバイスの断面
構造を示す図である。
【図２３】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、図１７の工程
と図１８の工程の中間の工程における、図１０のＢ−Ｂ
線に沿うデバイスの断面構造を示す図である。
造方法の一例を説明するための図であり、図１７の工程
と図１８の工程の中間の工程における、図１０のＢ−Ｂ
線に沿うデバイスの断面構造を示す図である。
【図２４】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、図１８に示す
工程における、図１０のＢ−Ｂ線に沿うデバイスの断面
構造を示す図である。
造方法の一例を説明するための図であり、図１８に示す
工程における、図１０のＢ−Ｂ線に沿うデバイスの断面
構造を示す図である。
【図２５】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、図１９に示す
工程における、図１０のＢ−Ｂ線に沿うデバイスの断面
構造を示す図である。
造方法の一例を説明するための図であり、図１９に示す
工程における、図１０のＢ−Ｂ線に沿うデバイスの断面
構造を示す図である。
【図２６】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、図２０の工程
と図２１の工程との中間の工程における、図１０のＢ−
Ｂ線に沿うデバイスの断面構造を示す図である。
造方法の一例を説明するための図であり、図２０の工程
と図２１の工程との中間の工程における、図１０のＢ−
Ｂ線に沿うデバイスの断面構造を示す図である。
【図２７】図１０および図１１に示されるデバイスの製
造方法の一例を説明するための図であり、図２１に示す
工程における、図１０のＢ−Ｂ線に沿うデバイスの断面
構造を示す図である。
造方法の一例を説明するための図であり、図２１に示す
工程における、図１０のＢ−Ｂ線に沿うデバイスの断面
構造を示す図である。
【図２８】図１０および図１１に示されるデバイスの製
造方法の他の例を説明するための図であり、第１の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
造方法の他の例を説明するための図であり、第１の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
【図２９】図１０および図１１に示されるデバイスの製
造方法の他の例を説明するための図であり、第２の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
造方法の他の例を説明するための図であり、第２の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
【図３０】図１０および図１１に示されるデバイスの製
造方法の他の例を説明するための図であり、第３の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
造方法の他の例を説明するための図であり、第３の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
【図３１】図１０および図１１に示されるデバイスの製
造方法の他の例を説明するための図であり、第４の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
造方法の他の例を説明するための図であり、第４の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
【図３２】図１０および図１１に示されるデバイスの製
造方法の他の例を説明するための図であり、第５の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
造方法の他の例を説明するための図であり、第５の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
【図３３】図１０および図１１に示されるデバイスの製
造方法の他の例を説明するための図であり、第６の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
造方法の他の例を説明するための図であり、第６の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
【図３４】図１０および図１１に示されるデバイスの製
造方法の他の例を説明するための図であり、第７の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
造方法の他の例を説明するための図であり、第７の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
【図３５】図１０および図１１に示されるデバイスの製
造方法の他の例を説明するための図であり、第８の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
造方法の他の例を説明するための図であり、第８の工程
における、図１０のＡ−Ａ線に沿うデバイスの断面構造
を示す図である。
【図３６】（ａ）は本発明の製造方法によって製造され
るＩＧＢＴのデバイスの断面図を示し、（ｂ）はその等
価回路図である。
るＩＧＢＴのデバイスの断面図を示し、（ｂ）はその等
価回路図である。
【図３７】本発明前に本発明者によって検討されたＵＭ
ＯＳの製造方法を示す図であり、第１の工程におけるデ
バイスの断面図である。
ＯＳの製造方法を示す図であり、第１の工程におけるデ
バイスの断面図である。
【図３８】本発明前に本発明者によって検討されたＵＭ
ＯＳの製造方法を示す図であり、第２の工程におけるデ
バイスの断面図である。
ＯＳの製造方法を示す図であり、第２の工程におけるデ
バイスの断面図である。
【図３９】本発明前に本発明者によって検討されたＵＭ
ＯＳの製造方法を示す図であり、第３の工程におけるデ
バイスの断面図である。
ＯＳの製造方法を示す図であり、第３の工程におけるデ
バイスの断面図である。
【図４０】本発明前に本発明者によって検討されたＵＭ
ＯＳの製造方法を示す図であり、第４の工程におけるデ
バイスの断面図である。
ＯＳの製造方法を示す図であり、第４の工程におけるデ
バイスの断面図である。
【図４１】本発明前に本発明者によって検討されたＵＭ
ＯＳの製造方法を示す図であり、第５の工程におけるデ
バイスの断面図である。
ＯＳの製造方法を示す図であり、第５の工程におけるデ
バイスの断面図である。
【図４２】本発明前に本発明者によって検討されたＵＭ
ＯＳの製造方法を示す図であり、第６の工程におけるデ
バイスの断面図である。
ＯＳの製造方法を示す図であり、第６の工程におけるデ
バイスの断面図である。
【図４３】本発明前に本発明者によって検討されたＵＭ
ＯＳの製造方法を示す図であり、第７の工程におけるデ
バイスの断面図である。
ＯＳの製造方法を示す図であり、第７の工程におけるデ
バイスの断面図である。
【図４４】本発明前に本発明者によって検討されたＵＭ
ＯＳの製造方法を示す図であり、第８の工程におけるデ
バイスの断面図である。
ＯＳの製造方法を示す図であり、第８の工程におけるデ
バイスの断面図である。
【図４５】本発明前に本発明者によって検討されたＵＭ
ＯＳの製造方法を示す図であり、第９の工程におけるデ
バイスの断面図である。
ＯＳの製造方法を示す図であり、第９の工程におけるデ
バイスの断面図である。
１０ シリコン基板 １２ 第１の膜（Ｓｉ3Ｎ4膜／ポリシリコン膜／酸化膜
の積層膜） １４ 第２の膜（ＳｉＯ2膜） １７ Ｓｉ3Ｎ4膜 １８ ポリシリコン層 １９ ＳｉＯ2膜
の積層膜） １４ 第２の膜（ＳｉＯ2膜） １７ Ｓｉ3Ｎ4膜 １８ ポリシリコン層 １９ ＳｉＯ2膜
Claims (7)
- 【請求項１】 半導体基板上の所望の領域に選択的に第
１の膜を形成し、前記第１の膜をマスクとして、前記半
導体基板をエッチングして溝を形成する工程と、 前記第１の膜を残存させた状態で、前記溝の内部に絶縁
層を形成すると共に第１の導電性材料層を埋め込む工程
と、 前記第１の膜を基準として、前記溝の内部に埋め込まれ
た前記第１の導電性材料層の表面を覆うように、前記第
１の膜よりエッチングレートが小さい第２の膜を形成す
る工程と、 前記第１の膜と第２の膜に対して共通のエッチングを施
し、エッチングレートの差を利用することにより、前記
第２の膜を残存させた状態で、前記第１の膜を除去して
その第１の膜の下に位置していた前記半導体基板の表面
を露出させる工程と、 残存している前記第２の膜上および前記露出した半導体
基板の表面上に第２の導電性材料層を形成し、前記露出
した半導体基板の表面と前記第２の導電性材料層との接
続を実現する工程と、を具備することを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１において、第１の膜は、上層で
あるシリコン窒化膜と下層であるポリシリコン膜との重
ね膜を少なくとも含んで形成され、また、第２の膜はシ
リコン酸化膜であることを特徴とする半導体装置の製造
方法。 - 【請求項３】 絶縁膜によって半導体基板から電気的に
絶縁されて形成された絶縁ゲートに与える電圧により、
前記半導体基板内のチャネル形成領域における電荷の誘
起を制御してチャネルの形成／非形成を制御する絶縁ゲ
ート構造を具備し、その絶縁ゲート構造は、前記半導体
基板内に設けられた溝の内壁面を覆うように形成された
ゲート絶縁膜と、前記溝の内部に埋め込まれた導電材料
からなるゲート層とを含んで構成される絶縁ゲート型半
導体装置の製造方法であって、 半導体基板の表面部分において設けられた第１導電型の
第１の半導体層と、この第１の半導体層の下側において
その第１の半導体層と接するように設けられた第２導電
型の第２の半導体層と、この第２の半導体層の下側にお
いてその第２の半導体層と接するように設けられた第１
導電型の第３の半導体層とを有する半導体基板の、表面
の所望の領域において選択的に第１の膜を形成する工程
と、 前記第１の膜をマスクとして前記半導体基板をエッチン
グし、前記第１および第２の半導体層を貫通して前記第
３の半導体層に達する溝を形成する工程と、 前記溝の内壁面を覆うようにゲート絶縁膜を形成する工
程と、 前記第１の膜を残存させた状態で、前記溝の内部に、ゲ
ート層となるポリシリコンを埋め込む工程と、 前記第１の膜をマスクとして用いて、前記溝の内部に埋
め込まれたポリシリコンの表面を選択的に酸化し、これ
によって、前記第１の膜と隣接し、かつ前記第１の膜よ
りエッチングレートが小さい第２の膜を形成する工程
と、 前記第１の膜と第２の膜に対して共通のエッチングを施
し、エッチングレートの差を利用することにより、前記
第２の膜を残存させた状態で、前記第１の膜を全部除去
してその第１の膜の下に位置していた前記半導体基板の
表面を露出させる工程と、 残存している前記第２の膜上および前記露出した半導体
基板の表面上に電極層を形成し、これにより前記第２の
膜によって前記溝に埋め込まれた前記ゲート層となるポ
リシリコンと前記電極層との電気的絶縁を確保しつつ、
前記半導体基板の表面部に設けられた前記第１の半導体
層と前記電極層との接続を実現する工程と、を具備する
ことを特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項４】 請求項３において、第１の膜は、上層で
あるシリコン窒化膜と下層であるポリシリコン膜との重
ね膜を少なくとも含んで形成され、また、第２の膜はシ
リコン酸化膜であることを特徴とする絶縁ゲート型半導
体装置の製造方法。 - 【請求項５】 請求項３における、半導体基板の表面の
所望の領域において選択的に第１の膜を形成する工程の
後に、 半導体基板および前記第１の膜を覆うようにサイドウォ
ール用の膜を形成し、異方性エッチングにより前記サイ
ドウォール用の膜を加工して半導体基板の表面の一部を
露出させると共に、前記第１の膜の側面に前記サイドウ
ォール用の膜を残すことによりサイドウォールを形成す
る工程と、 前記サイドウォール用の膜が除去されて半導体基板の表
面の一部が露出した部分に対し、アルカリエッチング液
による半導体基板の異方性に基づくエッチングを行って
傾斜面を含む溝を形成する工程と、を追加し、 かつ、その後、第１の膜および前記サイドウォールをマ
スクとして用いてドライエッチングにより前記半導体基
板をエッチングし、これによって前記傾斜面を含む溝に
連接し、かつ第１および第２の半導体層を貫通して第３
の半導体層に達する溝を形成する工程とを具備し、 その後、請求項３に記載の、ゲート絶縁膜の形成工程を
含む各工程によって絶縁ゲート型半導体装置を製造する
ことを特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項６】 請求項３〜請求項５のいずれかに記載の
絶縁ゲート型半導体装置の製造方法により製造される、
第１の半導体層をソース層とし、第２の半導体層をチャ
ネル形成層とし、溝内に埋め込まれたポリシリコンをゲ
ート層とし、かつ、半導体表面とは反対の位置にある半
導体裏面において設けられた第１導電型の第４の半導体
層をドレイン層として構成される、縦型の絶縁ゲート型
半導体装置。 - 【請求項７】 請求項３〜請求項５のいずれかに記載の
絶縁ゲート型半導体装置の製造方法により製造される、
第１の半導体層をエミッタ層とし、第２の半導体層をチ
ャネル形成層とし、溝内に埋め込まれたポリシリコンを
ゲート層とし、かつ、半導体表面とは反対の位置にある
半導体裏面において設けられた第２導電型の第４の半導
体層をコレクタ層として構成される、縦型の絶縁ゲート
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30506695A JPH09129877A (ja) | 1995-10-30 | 1995-10-30 | 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP30506695A JPH09129877A (ja) | 1995-10-30 | 1995-10-30 | 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129877A true JPH09129877A (ja) | 1997-05-16 |
Family
ID=17940715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30506695A Withdrawn JPH09129877A (ja) | 1995-10-30 | 1995-10-30 | 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置 |
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|---|---|
| JP (1) | JPH09129877A (ja) |
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