JPH05199072A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH05199072A JPH05199072A JP886692A JP886692A JPH05199072A JP H05199072 A JPH05199072 A JP H05199072A JP 886692 A JP886692 A JP 886692A JP 886692 A JP886692 A JP 886692A JP H05199072 A JPH05199072 A JP H05199072A
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- Japan
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- filter
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- 238000009825 accumulation Methods 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 13
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】フィルタ係数が点対象な線形位相のハイパスフ
ィルタに於いても、高速な演算を実現できること。 【構成】入力データの前半分を記憶する記憶回路１と後
半分を記憶する記憶回路２と、フィルタ係数を記憶する
為の記憶回路３と、記憶回路１と記憶回路２のデータを
減算するための減算回路４と、減算回路４の出力と記憶
回路３のデータを乗算する乗算回路５と、乗算回路５の
出力を累算する為の累算回路８とを有する。
ィルタに於いても、高速な演算を実現できること。 【構成】入力データの前半分を記憶する記憶回路１と後
半分を記憶する記憶回路２と、フィルタ係数を記憶する
為の記憶回路３と、記憶回路１と記憶回路２のデータを
減算するための減算回路４と、減算回路４の出力と記憶
回路３のデータを乗算する乗算回路５と、乗算回路５の
出力を累算する為の累算回路８とを有する。
Description
【０００１】
【産業上の利用分野】本発明はディジタルフィルタに関
し、特に係数が点対象（線形位相のハイパスフィルタ）
のＦＩＲフィルタ演算を高速に行うディジタルフィルタ
に関する。
し、特に係数が点対象（線形位相のハイパスフィルタ）
のＦＩＲフィルタ演算を高速に行うディジタルフィルタ
に関する。
【０００２】
【従来の技術】まず、タップ数４のＦＩＲフィルタを例
に取って説明する。図４に、タップ数４のＦＩＲフィル
タのシグナルフロー図を示す。
に取って説明する。図４に、タップ数４のＦＩＲフィル
タのシグナルフロー図を示す。
【０００３】図４において、本ディジタルフィルタは、
記憶回路２６，２７，２８と、それぞれフィルタ係数Ｋ
０，Ｋ１，Ｋ２，Ｋ３の乗算回路２９〜３２と、加算回
路３３とを有し、入力が印加され、出力が加算回路３３
から得られる。
記憶回路２６，２７，２８と、それぞれフィルタ係数Ｋ
０，Ｋ１，Ｋ２，Ｋ３の乗算回路２９〜３２と、加算回
路３３とを有し、入力が印加され、出力が加算回路３３
から得られる。
【０００４】図４のＦＩＲフィルタを回路にする場合、
シグナルフロー図をそのまま回路にすると、乗算器がタ
ップ数分必要となり、非常に大きな回路に成ってしま
う。そこで、通常１つの乗算器を時分割で使用し、回路
規模を削減している。この場合、乗算器の演算速度が演
算できるフィルタのタップ数を決定してしまう。この
時、フィルタ係数Ｋ０〜Ｋ３が線対象（Ｋ０＝Ｋ３，Ｋ
１＝Ｋ２）のフィルタ、つまり線形位相のローパスフィ
ルタの演算を専用に行う回路について考えてみると、図
４のシグナルフロー図は、図５の如く書き直せる。
シグナルフロー図をそのまま回路にすると、乗算器がタ
ップ数分必要となり、非常に大きな回路に成ってしま
う。そこで、通常１つの乗算器を時分割で使用し、回路
規模を削減している。この場合、乗算器の演算速度が演
算できるフィルタのタップ数を決定してしまう。この
時、フィルタ係数Ｋ０〜Ｋ３が線対象（Ｋ０＝Ｋ３，Ｋ
１＝Ｋ２）のフィルタ、つまり線形位相のローパスフィ
ルタの演算を専用に行う回路について考えてみると、図
４のシグナルフロー図は、図５の如く書き直せる。
【０００５】図５において、本ディジタルフィルタは、
記憶回路３４，３５，３６と、乗算回路３９，４０と、
加算回路３７，３８，４１とからなる。
記憶回路３４，３５，３６と、乗算回路３９，４０と、
加算回路３７，３８，４１とからなる。
【０００６】ここで、図４と図５とを比較すると乗算器
の数が半分に減っている事が解る。このように変形する
事で、シグナルフロー図上の乗算器の数が１／２に減
り、同一時間内に演算できるフィルタのタップ数が図４
の場合に比べ２倍に増え、より高速フィルタ演算が実現
できる。
の数が半分に減っている事が解る。このように変形する
事で、シグナルフロー図上の乗算器の数が１／２に減
り、同一時間内に演算できるフィルタのタップ数が図４
の場合に比べ２倍に増え、より高速フィルタ演算が実現
できる。
【０００７】以上説明してきた回路は、フィルタ係数が
線対象な線形位相のローパスフィルタについてである。
線対象な線形位相のローパスフィルタについてである。
【０００８】フィルタ係数が点対象（Ｋ０＝−Ｋ３，Ｋ
１＝−Ｋ２）な線形位相のハイパスフィルタについて
は、図５の様に変形する事ができない。この為、フィル
タ係数が、線対象のＦＩＲフィルタの様に、高速な演算
を行う事が困難であった。
１＝−Ｋ２）な線形位相のハイパスフィルタについて
は、図５の様に変形する事ができない。この為、フィル
タ係数が、線対象のＦＩＲフィルタの様に、高速な演算
を行う事が困難であった。
【０００９】本発明の目的は、前記問題点を解決し、フ
ィルタ係数が点対象（Ｋ０＝−Ｋ３，Ｋ１＝−Ｋ２）な
線形位相のハイパスフィルタについても、フィルタ係数
が線対象な線形位相のローパスフィルタと同様に、高速
な演算を実現できる回路を提供する事にある。
ィルタ係数が点対象（Ｋ０＝−Ｋ３，Ｋ１＝−Ｋ２）な
線形位相のハイパスフィルタについても、フィルタ係数
が線対象な線形位相のローパスフィルタと同様に、高速
な演算を実現できる回路を提供する事にある。
【００１０】
【発明が解決しようとする課題】ところで、線形位相の
ハイパスフィルタの係数は、点対象である事を考える
と、前半分の係数に対し後半分の係数は、“−１”を乗
ずることにより生成できる。この事は、図５のシグナル
フロー図において、前半分のデータと後半分のデータを
加算する加算回路４１を減算回路とする事で実現でき
る。このことを利用すると、図４のシグナルフロー図
は、図２の回路に変形できる。
ハイパスフィルタの係数は、点対象である事を考える
と、前半分の係数に対し後半分の係数は、“−１”を乗
ずることにより生成できる。この事は、図５のシグナル
フロー図において、前半分のデータと後半分のデータを
加算する加算回路４１を減算回路とする事で実現でき
る。このことを利用すると、図４のシグナルフロー図
は、図２の回路に変形できる。
【００１１】図２において、本ディジタルフィルタは、
記憶回路８，９，１０と、減算回路１１，１２と、それ
ぞれフィルタ係数Ｋ０，Ｋ１の乗算回路１３，１４と、
加算回路１５とからなる。
記憶回路８，９，１０と、減算回路１１，１２と、それ
ぞれフィルタ係数Ｋ０，Ｋ１の乗算回路１３，１４と、
加算回路１５とからなる。
【００１２】この様に変形することで、フィルタ係数が
線対象な線形位相のローパスフィルタと同様に、高速な
演算が可能な回路を実現できる。
線対象な線形位相のローパスフィルタと同様に、高速な
演算が可能な回路を実現できる。
【００１３】これを回路で実現したのが、図１等に示さ
れており、後述する。
れており、後述する。
【００１４】
【課題を解決するための手段】本発明のディジタルフィ
ルタの構成は、入力データを記憶する第１，第２の記憶
回路と、フィルタ係数を記憶する第３の記憶回路と、前
記第１の記憶回路と前記第２の記憶回路とのデータを減
算する減算回路と、前記減算回路の出力と前記第３の記
憶回路のデータを乗算する乗算回路と、前記乗算回路の
出力を累算する累算回路とを備えた事を特徴とする。
ルタの構成は、入力データを記憶する第１，第２の記憶
回路と、フィルタ係数を記憶する第３の記憶回路と、前
記第１の記憶回路と前記第２の記憶回路とのデータを減
算する減算回路と、前記減算回路の出力と前記第３の記
憶回路のデータを乗算する乗算回路と、前記乗算回路の
出力を累算する累算回路とを備えた事を特徴とする。
【００１５】
【実施例】図１は本発明の第１の実施例のディジタルフ
ィルタを示すブロック図である。図１において、本実施
例の回路は、補数のデータを扱う回路２があり、タップ
数“２ｎ”のフィルタ係数が点対象な線形位相のハイパ
スＦＩＲフィルタ演算を行う回路である。
ィルタを示すブロック図である。図１において、本実施
例の回路は、補数のデータを扱う回路２があり、タップ
数“２ｎ”のフィルタ係数が点対象な線形位相のハイパ
スＦＩＲフィルタ演算を行う回路である。
【００１６】図１において、本実施例のディジタルフィ
ルタは、入力データの前半分を記憶する記憶回路と、後
半分を記憶する記憶回路２と、フィルタ係数を記憶する
為の記憶回路３と、記憶回路１と記憶回路２とのデータ
を減算するための減算回路４と、減算回路４の出力と記
憶回路３のデータを乗算する乗算回路５と、乗算回路５
の出力を累算する為の累算回路８とを備えている。
ルタは、入力データの前半分を記憶する記憶回路と、後
半分を記憶する記憶回路２と、フィルタ係数を記憶する
為の記憶回路３と、記憶回路１と記憶回路２とのデータ
を減算するための減算回路４と、減算回路４の出力と記
憶回路３のデータを乗算する乗算回路５と、乗算回路５
の出力を累算する為の累算回路８とを備えている。
【００１７】記憶回路１が、前半分のフィルタ係数に対
するデータ（ｎ個）を記憶する記憶回路で、記憶回路２
が後半分のフィルタ係数に対するデータ（ｎ個）を記憶
する記憶回路である。
するデータ（ｎ個）を記憶する記憶回路で、記憶回路２
が後半分のフィルタ係数に対するデータ（ｎ個）を記憶
する記憶回路である。
【００１８】記憶回路１からのデータの読みだしは最も
新しいデータから順番にｎ個分読み出される。また、記
憶回路２からのデータの読み出しは、最も古いデータか
ら順番にｎ個分読み出される。減算回路４にて減算され
たデータは、乗算回路５にてフィルタ係数と乗算され
る。
新しいデータから順番にｎ個分読み出される。また、記
憶回路２からのデータの読み出しは、最も古いデータか
ら順番にｎ個分読み出される。減算回路４にて減算され
たデータは、乗算回路５にてフィルタ係数と乗算され
る。
【００１９】フィルタ係数は、記憶回路３にｎ個分記憶
されており、データの最も新しいものと乗算する係数か
ら順番にｎ個分読み出され、乗算回路５にて加算回路１
の出力データと順番に乗算される。乗算回路５の出力
は、加算回路６とアキュムレータ７にて構成される累計
回路８で順次累算され、ｎ個分全て累算された後、出力
される。以上が１個の出力データを得る手順である。
されており、データの最も新しいものと乗算する係数か
ら順番にｎ個分読み出され、乗算回路５にて加算回路１
の出力データと順番に乗算される。乗算回路５の出力
は、加算回路６とアキュムレータ７にて構成される累計
回路８で順次累算され、ｎ個分全て累算された後、出力
される。以上が１個の出力データを得る手順である。
【００２０】２個めデータは、記憶回路１に新しいデー
タが入力されたとき、記憶回路１のデータの内、最も古
いデータを記憶回路２に転送し、入力されたデータをこ
のアドレスに書き込む。記憶回路２では、記憶回路１か
ら転送されたデータを、記憶回路２のデータの内最も古
いデータと書換え、最も古いデータを捨て去る。その
後、前述したように、１個の出力データを得るための動
作をする事により、同様の出力データを得る事ができ
る。
タが入力されたとき、記憶回路１のデータの内、最も古
いデータを記憶回路２に転送し、入力されたデータをこ
のアドレスに書き込む。記憶回路２では、記憶回路１か
ら転送されたデータを、記憶回路２のデータの内最も古
いデータと書換え、最も古いデータを捨て去る。その
後、前述したように、１個の出力データを得るための動
作をする事により、同様の出力データを得る事ができ
る。
【００２１】次に図３は本発明の第２の実施例のディジ
タルフィルタを示すブロック図である。
タルフィルタを示すブロック図である。
【００２２】図１の第１の実施例では、減算回路、乗算
回路、加算回路の演算全てをアキュムレータの動作タイ
ミング１回で実行しなければならず、より高速な演算が
実現されにくい。
回路、加算回路の演算全てをアキュムレータの動作タイ
ミング１回で実行しなければならず、より高速な演算が
実現されにくい。
【００２３】そこで、図３の第２の実施例では、減算回
路１９と乗算回路２２との間と、記憶回路１８と乗算回
路２２との間と、乗算回路２２と加算回路２４との間
に、それぞれラッチ２０，２１，２３を挿入し、各々の
演算を独立させて実行させている。
路１９と乗算回路２２との間と、記憶回路１８と乗算回
路２２との間と、乗算回路２２と加算回路２４との間
に、それぞれラッチ２０，２１，２３を挿入し、各々の
演算を独立させて実行させている。
【００２４】この為、減算回路４の演算速度と、乗算回
路５の演算速度と、加算回路６の演算速度の和が、回路
全体の演算速度となってしまう図１の第１の実施例に比
べ、減算回路１９の演算速度と、乗算回路２２の演算速
度と、加算回路２４の演算速度のうち、一番速度の遅い
回路の演算速度が、回路全体の演算速度となる図３の第
２の実施例の方が、より高速な演算を実現できる。
路５の演算速度と、加算回路６の演算速度の和が、回路
全体の演算速度となってしまう図１の第１の実施例に比
べ、減算回路１９の演算速度と、乗算回路２２の演算速
度と、加算回路２４の演算速度のうち、一番速度の遅い
回路の演算速度が、回路全体の演算速度となる図３の第
２の実施例の方が、より高速な演算を実現できる。
【００２５】図３の第２の実施例もデータの流れは、図
１の第１の実施例と同様なので、図１の実施例と同様な
演算を行う。
１の第１の実施例と同様なので、図１の実施例と同様な
演算を行う。
【００２６】
【発明の効果】以上説明したように、本発明は、減算回
路を用いる事により線形位相のハイパスフィルタの演算
を、従来に比べ、約２倍の速さで行う事ができ、特に図
３の第２の実施例は、より高速な演算が可能となるとい
う効果が得られる。
路を用いる事により線形位相のハイパスフィルタの演算
を、従来に比べ、約２倍の速さで行う事ができ、特に図
３の第２の実施例は、より高速な演算が可能となるとい
う効果が得られる。
【図１】本発明の第１の実施例のディジタルフィルタを
示すブロック図である。
示すブロック図である。
【図２】４タップのＦＩＲフィルタの係数が点対象の線
形位相のハイパスフィルタの乗算器を削減したシグナル
フロー図である。
形位相のハイパスフィルタの乗算器を削減したシグナル
フロー図である。
【図３】本発明の第２の実施例のディジタルフィルタを
示すブロック図である。
示すブロック図である。
【図４】４タップのＦＩＲフィルタのシグナルフロー図
である。
である。
【図５】４タップのＦＩＲフィルタの係数が線対象な線
形位相のローパスフィルタの乗算器を削減したシグナル
フロー図である。
形位相のローパスフィルタの乗算器を削減したシグナル
フロー図である。
１〜３，８〜１０，１６〜１８，２６〜３８，３４〜３
６ 記憶回路 ４，１１，１２，１９ 減算回路 ６，１５，２４，３３，３７，３８，４１ 加算回路 ５，１３，１４，２２，２９〜３２，３９，４０ 乗
算回路 ７，２５ アキュムレータ Ｋ０〜Ｋ３ フィルタ係数
６ 記憶回路 ４，１１，１２，１９ 減算回路 ６，１５，２４，３３，３７，３８，４１ 加算回路 ５，１３，１４，２２，２９〜３２，３９，４０ 乗
算回路 ７，２５ アキュムレータ Ｋ０〜Ｋ３ フィルタ係数
Claims (1)
- 【請求項１】 入力データを記憶する第１，第２の記憶
回路と、フィルタ係数を記憶する第３の記憶回路と、前
記第１の記憶回路と前記第２の記憶回路とのデータを減
算する減算回路と、前記減算回路の出力と前記第３の記
憶回路のデータを乗算する乗算回路と、前記乗算回路の
出力を累算する累算回路とを備えた事を特徴とするディ
ジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP886692A JPH05199072A (ja) | 1992-01-22 | 1992-01-22 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP886692A JPH05199072A (ja) | 1992-01-22 | 1992-01-22 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199072A true JPH05199072A (ja) | 1993-08-06 |
Family
ID=11704618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP886692A Withdrawn JPH05199072A (ja) | 1992-01-22 | 1992-01-22 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319941A (ja) * | 2005-04-15 | 2006-11-24 | Sanyo Electric Co Ltd | Ｆｉｒフィルタ演算器 |
-
1992
- 1992-01-22 JP JP886692A patent/JPH05199072A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319941A (ja) * | 2005-04-15 | 2006-11-24 | Sanyo Electric Co Ltd | Ｆｉｒフィルタ演算器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |