JPH05243910A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH05243910A JPH05243910A JP3998992A JP3998992A JPH05243910A JP H05243910 A JPH05243910 A JP H05243910A JP 3998992 A JP3998992 A JP 3998992A JP 3998992 A JP3998992 A JP 3998992A JP H05243910 A JPH05243910 A JP H05243910A
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- JP
- Japan
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- circuit
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- memory
- memory circuit
- adder
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- 230000001186 cumulative effect Effects 0.000 claims 1
- 230000000295 complement effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
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Abstract
(57)【要約】
【目的】フィルタ係数が点対象な線形位相のハイパスフ
ィルタに於いて、高速な演算を実現できる回路を提供す
る事。 【構成】入力データの前半分を記憶する記憶回路１と後
半分を記憶する記憶回路２と、フィルタ係数を記憶する
為の記憶回路５とを設け、記憶回路１と記憶回路２のデ
ータを加算するための加算回路４を設け、加算回路４の
出力と記憶回路５のデータを乗算する乗算回路６と、乗
算回路６の出力を累算する為の累算回路９とを設け、加
算回路４に入力される記憶回路１または記憶回路２のデ
ータの符号を反転（−１を乗ずる或いは補数をとる）さ
せ加算する事を特徴とする回路。
ィルタに於いて、高速な演算を実現できる回路を提供す
る事。 【構成】入力データの前半分を記憶する記憶回路１と後
半分を記憶する記憶回路２と、フィルタ係数を記憶する
為の記憶回路５とを設け、記憶回路１と記憶回路２のデ
ータを加算するための加算回路４を設け、加算回路４の
出力と記憶回路５のデータを乗算する乗算回路６と、乗
算回路６の出力を累算する為の累算回路９とを設け、加
算回路４に入力される記憶回路１または記憶回路２のデ
ータの符号を反転（−１を乗ずる或いは補数をとる）さ
せ加算する事を特徴とする回路。
Description
【０００１】
【産業上の利用分野】本発明はディジタルフィルタに関
し、特に係数が点対象（線形位相のハイパスフィルタ）
のＦＩＲフィルタ演算を高速に行うディジタルフィルタ
に関する。
し、特に係数が点対象（線形位相のハイパスフィルタ）
のＦＩＲフィルタ演算を高速に行うディジタルフィルタ
に関する。
【０００２】
【従来の技術】まず、タップ数が４のＦＩＲフィルタを
例に取って説明する。図４に、このタップ数４のＦＩＲ
フィルタのシグナルフロー図を示す。
例に取って説明する。図４に、このタップ数４のＦＩＲ
フィルタのシグナルフロー図を示す。
【０００３】図４において、記憶回路２９，３０，３１
と、乗算回路３２〜３５と、加算回路３６とを備えてい
る。
と、乗算回路３２〜３５と、加算回路３６とを備えてい
る。
【０００４】図４のＦＩＲフィルタを回路にする場合、
シグナルフロー図をそのまま回路にすると、乗算器がタ
ップ数分必要となり、非常に大きな回路に成ってしま
う。そこで、通常１つの乗算器を時分割で使用し回路規
模を削減している。
シグナルフロー図をそのまま回路にすると、乗算器がタ
ップ数分必要となり、非常に大きな回路に成ってしま
う。そこで、通常１つの乗算器を時分割で使用し回路規
模を削減している。
【０００５】この場合、乗算器の演算速度が演算できる
フィルタのタップ数を決定してしまう。この時、フィル
タ係数Ｋ0 〜Ｋ3 が線対象（Ｋ0 ＝Ｋ3 ，Ｋ1 ＝Ｋ2 ）
のフィルタ、つまり線形位相のローパスフィルタの演算
を専用に行う回路について考えてみると、図４のシグナ
ルフロー図は、図５の如く書き直せる。
フィルタのタップ数を決定してしまう。この時、フィル
タ係数Ｋ0 〜Ｋ3 が線対象（Ｋ0 ＝Ｋ3 ，Ｋ1 ＝Ｋ2 ）
のフィルタ、つまり線形位相のローパスフィルタの演算
を専用に行う回路について考えてみると、図４のシグナ
ルフロー図は、図５の如く書き直せる。
【０００６】図５において、記憶回路３７，３８，３９
と、乗算回路４２，４３と、加算回路４０，４１，４４
とを有する。
と、乗算回路４２，４３と、加算回路４０，４１，４４
とを有する。
【０００７】ここで、図４と図５とを比較すると、乗算
器の数が半分に減っている事が解る。このように変形す
る事で、シグナルフロー図上の乗算器の数が１／２に減
り、同一時間内に演算できるフィルタのタップ数が、図
４の場合に比べ、２倍に増え、より高速なフィルタ演算
が実現できる。
器の数が半分に減っている事が解る。このように変形す
る事で、シグナルフロー図上の乗算器の数が１／２に減
り、同一時間内に演算できるフィルタのタップ数が、図
４の場合に比べ、２倍に増え、より高速なフィルタ演算
が実現できる。
【０００８】
【発明が解決しようとする課題】以上説明してきた回路
は、フィルタ係数が線対象な線形位相のローパスフィル
タについてである。フィルタ係数が点対象（Ｋ0 ＝−Ｋ
3 ，Ｋ1 ＝−Ｋ2 ）な線形位相のハイパスフィルタにつ
いては、図５の様に変形する事ができない。
は、フィルタ係数が線対象な線形位相のローパスフィル
タについてである。フィルタ係数が点対象（Ｋ0 ＝−Ｋ
3 ，Ｋ1 ＝−Ｋ2 ）な線形位相のハイパスフィルタにつ
いては、図５の様に変形する事ができない。
【０００９】この為フィルタ係数が線対象のＦＩＲフィ
ルタの様に高速な演算を行う事が困難であった。
ルタの様に高速な演算を行う事が困難であった。
【００１０】本発明の目的は、前記困難な問題点を解決
し、フィルタ係数が点対象（Ｋ0 ＝−Ｋ3 ，Ｋ1 ＝−Ｋ
2 ）な線形位相のハイパスフィルタについてもフィルタ
係数が線対象な線形位相のローパスフィルタと同様に高
速な演算を実現できるようにしたディジタルフィルタを
提供する事にある。
し、フィルタ係数が点対象（Ｋ0 ＝−Ｋ3 ，Ｋ1 ＝−Ｋ
2 ）な線形位相のハイパスフィルタについてもフィルタ
係数が線対象な線形位相のローパスフィルタと同様に高
速な演算を実現できるようにしたディジタルフィルタを
提供する事にある。
【００１１】ところで、線形位相のハイパスフィルタの
係数は、点対象である事を考えると、前半分の係数に対
し、後半分の係数は、“−１”を乗ずることにより生成
できる。フィルタ演算は、係数とデータの乗算なので後
半分の演算は前半分の係数とデータと“−１”の乗算で
あると考えられる。このことを利用すると、図４のシグ
ナルフロー図は、図２の様に変形できる。図２におい
て、記憶回路９，１０，１１と、加算回路１２，１３，
１７と、乗算回路１４，１５，１６とを有する。
係数は、点対象である事を考えると、前半分の係数に対
し、後半分の係数は、“−１”を乗ずることにより生成
できる。フィルタ演算は、係数とデータの乗算なので後
半分の演算は前半分の係数とデータと“−１”の乗算で
あると考えられる。このことを利用すると、図４のシグ
ナルフロー図は、図２の様に変形できる。図２におい
て、記憶回路９，１０，１１と、加算回路１２，１３，
１７と、乗算回路１４，１５，１６とを有する。
【００１２】このように、変形することでフィルタ係数
が線対象の線形位相のローパスフィルタと同様に、高速
な演算が可能な回路を実現できる。これを回路で実現し
たのが、〔実施例〕で説明される。
が線対象の線形位相のローパスフィルタと同様に、高速
な演算が可能な回路を実現できる。これを回路で実現し
たのが、〔実施例〕で説明される。
【００１３】
【課題を解決するための手段】本発明の第１のディジタ
ルフィルタの構成は、入力データの前半分を記憶する第
１の記憶回路と後半分を記憶する第２の記憶回路と、フ
ィルタ係数を記憶する第３の記憶回路と、前記第１，第
２の記憶回路のデータを加算するための加算回路と、前
記加算回路の出力と前記第３の記憶回路のデータとを乗
算する乗算回路と、前記乗算回路の出力を累算する累算
回路とを備え、前記加算回路に入力される前記第１の記
憶回路または前記第２の記憶回路のデータの符号を反転
（−１を乗ずるか或いは補数とる）させた後に、前記加
算回路に入力する事を特徴とする。
ルフィルタの構成は、入力データの前半分を記憶する第
１の記憶回路と後半分を記憶する第２の記憶回路と、フ
ィルタ係数を記憶する第３の記憶回路と、前記第１，第
２の記憶回路のデータを加算するための加算回路と、前
記加算回路の出力と前記第３の記憶回路のデータとを乗
算する乗算回路と、前記乗算回路の出力を累算する累算
回路とを備え、前記加算回路に入力される前記第１の記
憶回路または前記第２の記憶回路のデータの符号を反転
（−１を乗ずるか或いは補数とる）させた後に、前記加
算回路に入力する事を特徴とする。
【００１４】本発明の第２のディジタルフィルタの構成
は、入力データを記憶する第１の記憶回路及び第２の記
憶回路と、フィルタ係数を記憶する第３の記憶回路と、
前記第１の記憶回路と前記第２の記憶回路とのデータを
加算する加算回路と、前記加算回路の出力をラッチする
第１のラッチ回路と、前記第３の記憶回路の出力データ
をラッチする第２のラッチ回路と、前記第１のラッチ回
路と前記第２のラッチ回路との出力を乗算する乗算回路
と、前記乗算回路の出力をラッチする第３のラッチ回路
と、前記第３のラッチ回路の出力するデータを累算する
累算回路とを備え、前記加算回路に入力される前記第１
の記憶回路または前記第２の記憶回路のデータの符号を
反転させた後に、前記加算回路に入力する事を特徴とす
る。
は、入力データを記憶する第１の記憶回路及び第２の記
憶回路と、フィルタ係数を記憶する第３の記憶回路と、
前記第１の記憶回路と前記第２の記憶回路とのデータを
加算する加算回路と、前記加算回路の出力をラッチする
第１のラッチ回路と、前記第３の記憶回路の出力データ
をラッチする第２のラッチ回路と、前記第１のラッチ回
路と前記第２のラッチ回路との出力を乗算する乗算回路
と、前記乗算回路の出力をラッチする第３のラッチ回路
と、前記第３のラッチ回路の出力するデータを累算する
累算回路とを備え、前記加算回路に入力される前記第１
の記憶回路または前記第２の記憶回路のデータの符号を
反転させた後に、前記加算回路に入力する事を特徴とす
る。
【００１５】
【実施例】図１は本発明の一実施例のディジタルフィル
タを示すブロック図である。
タを示すブロック図である。
【００１６】図１において、本実施例の回路は、〔２〕
の補数のデータを扱う回路であり、タップ数“２ｎ”の
フィルタ係数が点対象な線形位相のハイパスＦＩＲフィ
ルタ演算を行う回路である。
の補数のデータを扱う回路であり、タップ数“２ｎ”の
フィルタ係数が点対象な線形位相のハイパスＦＩＲフィ
ルタ演算を行う回路である。
【００１７】図１において、本実施例は、第１，第２，
第３の記憶回路１，２，５と、補数回路３と、第１，第
２の加算回路４，８と、乗算回路６と、アキュムレータ
７とを備えている。ここで、累算回路９はアキュムレー
タ７と加算回路８とを有する。
第３の記憶回路１，２，５と、補数回路３と、第１，第
２の加算回路４，８と、乗算回路６と、アキュムレータ
７とを備えている。ここで、累算回路９はアキュムレー
タ７と加算回路８とを有する。
【００１８】第１の記憶回路１が、前半分のフィルタ係
数に対するデータ（ｎ個）を記憶する記憶回路で、第２
の記憶回路２が後半分のフィルタ係数に対するデータ
（ｎ個）を記憶する記憶回路である。第２の記憶回路２
の出力データは、補数回路３を通った後、第１の加算回
路４に入力される。補数回路３を通る事により、記憶回
路２のデータの符号が反転し“−１”を乗ぜられた事に
相当する。記憶回路１からのデータの読みだしは、最も
新しいデータから順番にｎ個分読み出される。
数に対するデータ（ｎ個）を記憶する記憶回路で、第２
の記憶回路２が後半分のフィルタ係数に対するデータ
（ｎ個）を記憶する記憶回路である。第２の記憶回路２
の出力データは、補数回路３を通った後、第１の加算回
路４に入力される。補数回路３を通る事により、記憶回
路２のデータの符号が反転し“−１”を乗ぜられた事に
相当する。記憶回路１からのデータの読みだしは、最も
新しいデータから順番にｎ個分読み出される。
【００１９】また、記憶回路２からのデータの読み出し
は、最も古いデータから順番にｎ個分読み出される。加
算回路４にて加算されたデータは、乗算回路６にてフィ
ルタ係数と乗算される。フィルタ係数は、第３の記憶回
路５にｎ個分記憶されており、データの最も新しいもの
と乗算する係数から順番にｎ個分読み出され、乗算回路
６にて加算回路４の出力データと順番に乗算される。乗
算回路６の出力は加算回路８とアキュムレータ７にて構
成される累算回路９で順次累算され、ｎ個分全て累算さ
れた後出力される。以上が１個の出力データを得る手順
である。
は、最も古いデータから順番にｎ個分読み出される。加
算回路４にて加算されたデータは、乗算回路６にてフィ
ルタ係数と乗算される。フィルタ係数は、第３の記憶回
路５にｎ個分記憶されており、データの最も新しいもの
と乗算する係数から順番にｎ個分読み出され、乗算回路
６にて加算回路４の出力データと順番に乗算される。乗
算回路６の出力は加算回路８とアキュムレータ７にて構
成される累算回路９で順次累算され、ｎ個分全て累算さ
れた後出力される。以上が１個の出力データを得る手順
である。
【００２０】２個めデータは、記憶回路１に新しいデー
タが入力されたとき、記憶回路１のデータの内、最も古
いデータを記憶回路２に転送し、入力されたデータをこ
のアドレスに書き込む。記憶回路２では、記憶回路１か
ら転送されたデータを、記憶回路２のデータの内最も古
いデータと書換え、最も古いデータを捨て去る。その
後、前述したように、１個の出力データを得るための動
作をする事により、同様に２個めの出力データを得る事
ができる。
タが入力されたとき、記憶回路１のデータの内、最も古
いデータを記憶回路２に転送し、入力されたデータをこ
のアドレスに書き込む。記憶回路２では、記憶回路１か
ら転送されたデータを、記憶回路２のデータの内最も古
いデータと書換え、最も古いデータを捨て去る。その
後、前述したように、１個の出力データを得るための動
作をする事により、同様に２個めの出力データを得る事
ができる。
【００２１】図３は本発明の他の実施例のディジタルフ
ィルタを示すブロック図である。
ィルタを示すブロック図である。
【００２２】図３において、本実施例は、図１の一実施
例が加算回路４，乗算回路６，加算回路８の演算全てを
アキュムレータの動作タイミング１回で実行しなければ
ならず、より高速な演算が実現されにくいのに対して、
図３の回路では、加算回路２１と乗算回路２５との間
と、乗算回路２５と加算回路２８との間にラッチ２６を
挿入し、各々の演算を独立させて実行させている。
例が加算回路４，乗算回路６，加算回路８の演算全てを
アキュムレータの動作タイミング１回で実行しなければ
ならず、より高速な演算が実現されにくいのに対して、
図３の回路では、加算回路２１と乗算回路２５との間
と、乗算回路２５と加算回路２８との間にラッチ２６を
挿入し、各々の演算を独立させて実行させている。
【００２３】図３において、本実施例は、第１，第２，
第３の記憶回路１８，１９，２２と、補数回路２０と、
第１，第２の加算回路２１，２８と、第１，第２，第３
のラッチ２３，２４，２６と、乗算回路２５と、アキュ
ムレータ２７とを備えている。
第３の記憶回路１８，１９，２２と、補数回路２０と、
第１，第２の加算回路２１，２８と、第１，第２，第３
のラッチ２３，２４，２６と、乗算回路２５と、アキュ
ムレータ２７とを備えている。
【００２４】ここで、累算回路２９は、アキュムレータ
２７と加算回路２８とを有する。
２７と加算回路２８とを有する。
【００２５】この為、加算回路４の演算速度と乗算回路
６の演算速度と加算回路８の演算速度の和が、回路全体
の演算速度となってしまう図１の一実施例に比べ、加算
回路２１の演算速度と乗算回路２５の演算速度と加算回
路２８の演算速度のうち一番速度の遅い回路の演算速度
が、回路全体の演算速度となる図３の実施例の方がより
高速な演算を実現できる。
６の演算速度と加算回路８の演算速度の和が、回路全体
の演算速度となってしまう図１の一実施例に比べ、加算
回路２１の演算速度と乗算回路２５の演算速度と加算回
路２８の演算速度のうち一番速度の遅い回路の演算速度
が、回路全体の演算速度となる図３の実施例の方がより
高速な演算を実現できる。
【００２６】図３の実施例もデータの流れは、図１の一
実施例と同様であるので図１の一実施例と同様な演算を
行う。
実施例と同様であるので図１の一実施例と同様な演算を
行う。
【００２７】
【発明の効果】以上説明したように、本発明は、記憶回
路のデータの符号を反転させる事により、線形位相のハ
イパスフィルタの演算を、従来に比べ約２倍の速さで行
う事ができ、特に図３の実施例はより高速な演算が可能
となるという効果がある。
路のデータの符号を反転させる事により、線形位相のハ
イパスフィルタの演算を、従来に比べ約２倍の速さで行
う事ができ、特に図３の実施例はより高速な演算が可能
となるという効果がある。
【図１】本発明の一実施例のディジタルフィルタを示す
ブロック図である。
ブロック図である。
【図２】４タップのＦＩＲフィルタの係数が点対象な線
形位相のハイパスフィルタの乗算器を削減したシグナル
フロー図である。
形位相のハイパスフィルタの乗算器を削減したシグナル
フロー図である。
【図３】本発明の他の実施例のディジタルフィルタを示
すブロック図である。
すブロック図である。
【図４】４タップのＦＩＲフィルタのシグナルフロー図
である。
である。
【図５】４タップのＦＩＲフィルタの係数が線対象な線
形位相のローパスフィルタの乗算器を削減したシグナル
フロー図である。
形位相のローパスフィルタの乗算器を削減したシグナル
フロー図である。
１，２，５，９〜１１，１３，１９，２２，２９〜３
１，３７〜３９ 記憶回路 ３，２０ 補数回路 ４，８，１２，１３，１７，２１，２３，２８，３６，
４０，４１，４４加算回路 ６，１４〜１６，２５，３２〜３５，４２，４３ 乗
算回路 ７，２７ アキュムレータ Ｋ0 〜Ｋ3 フィルタ係数
１，３７〜３９ 記憶回路 ３，２０ 補数回路 ４，８，１２，１３，１７，２１，２３，２８，３６，
４０，４１，４４加算回路 ６，１４〜１６，２５，３２〜３５，４２，４３ 乗
算回路 ７，２７ アキュムレータ Ｋ0 〜Ｋ3 フィルタ係数
Claims (2)
- 【請求項１】 入力データを記憶する第１の記憶回路及
び第２の記憶回路と、フィルタ係数を記憶する第３の記
憶回路と、前記第１の記憶回路と前記第２の記憶回路と
のデータを加算するための加算回路と、前記加算回路の
出力と前記第３の記憶回路のデータとを乗算する乗算回
路と、前記乗算回路の出力を累算する累算回路とを備
え、前記加算回路に入力される前記第１の記憶回路また
は前記第２の記憶回路のデータの符号を反転させた後に
前記加算回路に入力する事を特徴とするディジタルフィ
ルタ。 - 【請求項２】 入力データを記憶する第１の記憶回路及
び第２の記憶回路と、フィルタ係数を記憶する第３の記
憶回路と、前記第１の記憶回路と前記第２の記憶回路と
のデータを加算する加算回路と、前記加算回路の出力を
ラッチする第１のラッチ回路と、前記第３の記憶回路の
出力データをラッチする第２のラッチ回路と、前記第１
のラッチ回路と前記第２のラッチ回路との出力を乗算す
る乗算回路と、前記乗算回路の出力をラッチする第３の
ラッチ回路と、前記第３のラッチ回路の出力するデータ
を累算する累算回路とを備え、前記加算回路に入力され
る前記第１の記憶回路または前記第２の記憶回路のデー
タの符号を反転させた後に、前記加算回路に入力する事
を特徴とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3998992A JPH05243910A (ja) | 1992-02-27 | 1992-02-27 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3998992A JPH05243910A (ja) | 1992-02-27 | 1992-02-27 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243910A true JPH05243910A (ja) | 1993-09-21 |
Family
ID=12568350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3998992A Pending JPH05243910A (ja) | 1992-02-27 | 1992-02-27 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243910A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1448022A1 (en) * | 2003-02-14 | 2004-08-18 | GN ReSound A/S | Dynamic Compression in a hearing aid |
-
1992
- 1992-02-27 JP JP3998992A patent/JPH05243910A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1448022A1 (en) * | 2003-02-14 | 2004-08-18 | GN ReSound A/S | Dynamic Compression in a hearing aid |
| US7305100B2 (en) | 2003-02-14 | 2007-12-04 | Gn Resound A/S | Dynamic compression in a hearing aid |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |