JPH0519918A - Ｉｏバス制御システム - Google Patents
Ｉｏバス制御システムInfo
- Publication number
- JPH0519918A JPH0519918A JP17211991A JP17211991A JPH0519918A JP H0519918 A JPH0519918 A JP H0519918A JP 17211991 A JP17211991 A JP 17211991A JP 17211991 A JP17211991 A JP 17211991A JP H0519918 A JPH0519918 A JP H0519918A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- input
- access
- access time
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 システムの処理速度を向上するとともに、シ
ステムの汎用性を高める。 【構成】 システムバス３を介して伝送されるアドレス
情報によりＩＯバス２３をアクセスする複数台の入出力
機器のうち、当該ＩＯバス２３をアクセスする入出力機
器を選択する選択手段７，１７、この選択手段７，１７
により選択された入出力機器のＩＯバス２３をアクセス
するアクセスタイムをラッチするレジスタ１１ａ〜１１
ｎラッチされているアクセスタイムまでカウントアップ
するカウンタ１３ａ〜１３ｎ、そのカウント値がアクセ
スタイムに達すると真値にする論理和回路１５及び、選
択手段７，１７により選択された入出力機器によるＩＯ
バス２３のアクセスを開始し論理和回路１５が真値にな
った後に当該選択された入出力機器によるＩＯバス２３
のアクセスを停止する制御手段１７、を備える。
ステムの汎用性を高める。 【構成】 システムバス３を介して伝送されるアドレス
情報によりＩＯバス２３をアクセスする複数台の入出力
機器のうち、当該ＩＯバス２３をアクセスする入出力機
器を選択する選択手段７，１７、この選択手段７，１７
により選択された入出力機器のＩＯバス２３をアクセス
するアクセスタイムをラッチするレジスタ１１ａ〜１１
ｎラッチされているアクセスタイムまでカウントアップ
するカウンタ１３ａ〜１３ｎ、そのカウント値がアクセ
スタイムに達すると真値にする論理和回路１５及び、選
択手段７，１７により選択された入出力機器によるＩＯ
バス２３のアクセスを開始し論理和回路１５が真値にな
った後に当該選択された入出力機器によるＩＯバス２３
のアクセスを停止する制御手段１７、を備える。
Description
【０００１】
【産業上の利用分野】本発明は、システムバスと、ＩＯ
バスと、このＩＯバスをアクセスする複数台の入出力機
器とを具備するＩＯバス制御システムのうち、特に、シ
ステムの処理速度を低下することなく当該複数台の入出
力機器のそれぞれがＩＯバスをアクセスするアクセスタ
イムを決定するＩＯバス制御システムに関する。
バスと、このＩＯバスをアクセスする複数台の入出力機
器とを具備するＩＯバス制御システムのうち、特に、シ
ステムの処理速度を低下することなく当該複数台の入出
力機器のそれぞれがＩＯバスをアクセスするアクセスタ
イムを決定するＩＯバス制御システムに関する。
【０００２】
【従来の技術】一般に計算機システムにおいては、メイ
ンメモリ等のＤＭＡ機能を備えた機器が高速転送可能な
システムバスに接続され、シリアルＩＯおよびＲＯＭ等
のＩＯがＩＯコントローラを介して低速なＩＯバスに接
続されている。上記多数のＩＯは、アクセスタイムが異
なるため、システムバスとＩＯバスとを制御する方式と
して、以下に示す方式がある。
ンメモリ等のＤＭＡ機能を備えた機器が高速転送可能な
システムバスに接続され、シリアルＩＯおよびＲＯＭ等
のＩＯがＩＯコントローラを介して低速なＩＯバスに接
続されている。上記多数のＩＯは、アクセスタイムが異
なるため、システムバスとＩＯバスとを制御する方式と
して、以下に示す方式がある。
【０００３】第１の方式は、システムにおいて使用され
るＩＯの中で一番低速なＩＯのアクセスタイムに合わせ
る方式である。
るＩＯの中で一番低速なＩＯのアクセスタイムに合わせ
る方式である。
【０００４】第２の方式は、ＩＯバスに接続されている
各ＩＯ自信がアクセスタイムを決める制御部を備えて、
当該ＩＯバスをアクセスする方式である。
各ＩＯ自信がアクセスタイムを決める制御部を備えて、
当該ＩＯバスをアクセスする方式である。
【０００５】第３の方式は、アクセスを開始する場合、
ＩＯコントローラからＩＯに要求信号が出力され、アク
セスが終了すると、ＩＯからＩＯコントローラに応答信
号を返すハンドシェイクを利用するものである。上記各
方式においては、システムの処理速度の遅延等の不具合
を生じるおそれがあった。
ＩＯコントローラからＩＯに要求信号が出力され、アク
セスが終了すると、ＩＯからＩＯコントローラに応答信
号を返すハンドシェイクを利用するものである。上記各
方式においては、システムの処理速度の遅延等の不具合
を生じるおそれがあった。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＩＯバス制御システムのうち第１の方式は、ＩＯの中で
一番低速なＩＯのアクセスタイムに合わせるため、シス
テム全体の処理速度の低下を招来する問題があった。
ＩＯバス制御システムのうち第１の方式は、ＩＯの中で
一番低速なＩＯのアクセスタイムに合わせるため、シス
テム全体の処理速度の低下を招来する問題があった。
【０００７】第２の方式は、ＩＯの素子が同じでアクセ
スタイムが異なる、例えば、１００nsecの素子を用いる
とアクセスタイムが、例えば７０nsecの素子を使用でき
なくなり、システムの汎用性の向上を妨げる問題があっ
た。
スタイムが異なる、例えば、１００nsecの素子を用いる
とアクセスタイムが、例えば７０nsecの素子を使用でき
なくなり、システムの汎用性の向上を妨げる問題があっ
た。
【０００８】第３の方式は、ＩＯコントローラとＩＯと
の要求又は応答に要する時間だけシステムの処理速度が
低下するとともに、各ＩＯがハンドシェイク用のロジッ
クが必要になるため、各ＩＯの機構の煩雑化を招く問題
があった。
の要求又は応答に要する時間だけシステムの処理速度が
低下するとともに、各ＩＯがハンドシェイク用のロジッ
クが必要になるため、各ＩＯの機構の煩雑化を招く問題
があった。
【０００９】本発明は、このような従来の課題を解決す
るためになされたものであり、その目的は、システムの
処理速度を向上するとともに、システムの汎用性を高
め、且つ、各ＩＯ機構の煩雑化を防止することにより、
システムの性能の向上を図り品質の優れたＩＯバス制御
システムを提供することにある。
るためになされたものであり、その目的は、システムの
処理速度を向上するとともに、システムの汎用性を高
め、且つ、各ＩＯ機構の煩雑化を防止することにより、
システムの性能の向上を図り品質の優れたＩＯバス制御
システムを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、システムバスを介して伝送されるアドレ
ス情報によりＩＯバスをアクセスする複数台の入出力機
器のうち前記ＩＯバスをアクセスする入出力機器を選択
する選択手段と、この選択手段により選択された入出力
機器のＩＯバスをアクセスするアクセスタイムをラッチ
するレジスタと、このレジスタにラッチされた後に当該
レジスタにラッチされているアクセスタイムまでカウン
トアップするカウンタと、このカウンタの論理和を取り
当該カウンタのカウント値がアクセスタイムに達すると
真値にする論理和回路と、前記レジスタにラッチされた
後に前記選択手段により選択された入出力機器によるＩ
Ｏバスのアクセスを開始して、前記論理和回路が真値に
なった後に当該選択された入出力機器によるＩＯバスの
アクセスを停止する制御手段と、を備えたことを要旨と
する。
め、本発明は、システムバスを介して伝送されるアドレ
ス情報によりＩＯバスをアクセスする複数台の入出力機
器のうち前記ＩＯバスをアクセスする入出力機器を選択
する選択手段と、この選択手段により選択された入出力
機器のＩＯバスをアクセスするアクセスタイムをラッチ
するレジスタと、このレジスタにラッチされた後に当該
レジスタにラッチされているアクセスタイムまでカウン
トアップするカウンタと、このカウンタの論理和を取り
当該カウンタのカウント値がアクセスタイムに達すると
真値にする論理和回路と、前記レジスタにラッチされた
後に前記選択手段により選択された入出力機器によるＩ
Ｏバスのアクセスを開始して、前記論理和回路が真値に
なった後に当該選択された入出力機器によるＩＯバスの
アクセスを停止する制御手段と、を備えたことを要旨と
する。
【００１１】
【作用】上述の如く構成すれば、システムバスを介して
伝送されるアドレス情報によりＩＯバスをアクセスする
複数台の入出力機器のうち前記ＩＯバスをアクセスする
入出力機器を選択する。この選択された入出力機器によ
るＩＯバスをアクセスするアクセスタイムをレジスタに
ラッチする。レジスタにラッチされた後にカウンタが当
該レジスタにラッチされているアクセスタイムまでカウ
ントアップする。このカウンタの論理和を取り当該カウ
ンタのカウント値がアクセスタイムに達すると論理和回
路が真値になる。前記レジスタにラッチされた後に選択
された入出力機器によるＩＯバスのアクセスを開始し
て、前記論理和回路が真値になった後に当該選択された
入出力機器によるＩＯバスのアクセスを停止するので、
システムの処理速度を向上するとともに、システムの汎
用性を高めることができる。
伝送されるアドレス情報によりＩＯバスをアクセスする
複数台の入出力機器のうち前記ＩＯバスをアクセスする
入出力機器を選択する。この選択された入出力機器によ
るＩＯバスをアクセスするアクセスタイムをレジスタに
ラッチする。レジスタにラッチされた後にカウンタが当
該レジスタにラッチされているアクセスタイムまでカウ
ントアップする。このカウンタの論理和を取り当該カウ
ンタのカウント値がアクセスタイムに達すると論理和回
路が真値になる。前記レジスタにラッチされた後に選択
された入出力機器によるＩＯバスのアクセスを開始し
て、前記論理和回路が真値になった後に当該選択された
入出力機器によるＩＯバスのアクセスを停止するので、
システムの処理速度を向上するとともに、システムの汎
用性を高めることができる。
【００１２】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１３】図１は本発明のＩＯバス制御システムに係
る一実施例の制御を示すブロック図である。
る一実施例の制御を示すブロック図である。
【００１４】同図において、本発明のＩＯバス制御シス
テムの全体を制御するＣＰＵ１は、高速転送可能なシス
テムバス３に接続されて各種のデータ等を出力する。メ
モリ３は、ＣＰＵ１の動作に関するプログラムおよびデ
ータ等を所定アドレスに記憶する。
テムの全体を制御するＣＰＵ１は、高速転送可能なシス
テムバス３に接続されて各種のデータ等を出力する。メ
モリ３は、ＣＰＵ１の動作に関するプログラムおよびデ
ータ等を所定アドレスに記憶する。
【００１５】アドレスデコーダ７は、ＣＰＵ１からシス
テムバス３を介して入力されるアドレス情報が後述する
Ｉ／Ｏバス用か又はアクセスタイム設定レジスタ１１ａ
〜１１ｎ用かを判別する。上記アドレスデコーダ７は、
信号線Ｓ1 を介して後述するＩＯシーケンサ１７のsel1
端子に接続して、アドレス情報がＩ／Ｏバス用のとき当
該信号線Ｓ1 を真値にする。また、アドレスデコーダ７
は、信号線Ｓ2 を介してＩＯシーケンサ１７のsel0端子
に接続して、アドレス情報がアクセスタイム設定レジス
タ１１ａ〜１１ｎ用のとき当該信号線Ｓ2 を真値にす
る。
テムバス３を介して入力されるアドレス情報が後述する
Ｉ／Ｏバス用か又はアクセスタイム設定レジスタ１１ａ
〜１１ｎ用かを判別する。上記アドレスデコーダ７は、
信号線Ｓ1 を介して後述するＩＯシーケンサ１７のsel1
端子に接続して、アドレス情報がＩ／Ｏバス用のとき当
該信号線Ｓ1 を真値にする。また、アドレスデコーダ７
は、信号線Ｓ2 を介してＩＯシーケンサ１７のsel0端子
に接続して、アドレス情報がアクセスタイム設定レジス
タ１１ａ〜１１ｎ用のとき当該信号線Ｓ2 を真値にす
る。
【００１６】アクセスタイム設定レジスタ１１ａ〜１１
ｎは、後述するＩＯ・０〜ＩＯ・Ｎに対応して設けら
れ、当該アクセスタイム設定レジスタ１１ａがＩＯ・０
のアクセスタイムを、アクセスタイム設定レジスタ１１
ｎがＩＯ・Ｎのアクセスタイムをそれぞれラッチするも
のである。上記アクセスタイム設定レジスタ１１ａ〜１
１ｎは、後述するＩＯシーケンサ１７のload0 端子〜lo
adn 端子まで信号線lo〜lnを介して接続され、アドレス
デコーダ７により当該アクセスタイム設定レジスタ１１
ａ〜１１ｎ用と判別されるとload端子が真値になりシス
テムバス３から伝送されたデータをラッチする。
ｎは、後述するＩＯ・０〜ＩＯ・Ｎに対応して設けら
れ、当該アクセスタイム設定レジスタ１１ａがＩＯ・０
のアクセスタイムを、アクセスタイム設定レジスタ１１
ｎがＩＯ・Ｎのアクセスタイムをそれぞれラッチするも
のである。上記アクセスタイム設定レジスタ１１ａ〜１
１ｎは、後述するＩＯシーケンサ１７のload0 端子〜lo
adn 端子まで信号線lo〜lnを介して接続され、アドレス
デコーダ７により当該アクセスタイム設定レジスタ１１
ａ〜１１ｎ用と判別されるとload端子が真値になりシス
テムバス３から伝送されたデータをラッチする。
【００１７】アクセスタイムカウンタ１３ａ〜１３ｎ
は、アクセスタイム設定レジスタ１１ａ〜１１ｎに１対
１に対応しており、後述するＩＯシーケンサ１７のload
0 〜loadn 端子と信号線e0〜enを介して接続されてい
る。上記アクセスカウンタ１３ａ〜１３ｎは、アドレス
情報がＩＯバス用のときＩＯシーケンサ１７のload/en
端子が真値になると同時にカウントアップを開始してカ
ウント値が上記アクセスタイム設定レジスタ１１ａ〜１
１ｎに記憶されている値に達するとキャリーを発生す
る。なお、アドレスタイム設定レジスタ１１ａ〜１１ｎ
に記憶される値は、例えば、４ビットの「１１１１」で
あり後述するＩＯ・０〜ＩＯ・Ｎのアクセスタイムを決
める値になり、システムの仕様等により決まるものであ
る。
は、アクセスタイム設定レジスタ１１ａ〜１１ｎに１対
１に対応しており、後述するＩＯシーケンサ１７のload
0 〜loadn 端子と信号線e0〜enを介して接続されてい
る。上記アクセスカウンタ１３ａ〜１３ｎは、アドレス
情報がＩＯバス用のときＩＯシーケンサ１７のload/en
端子が真値になると同時にカウントアップを開始してカ
ウント値が上記アクセスタイム設定レジスタ１１ａ〜１
１ｎに記憶されている値に達するとキャリーを発生す
る。なお、アドレスタイム設定レジスタ１１ａ〜１１ｎ
に記憶される値は、例えば、４ビットの「１１１１」で
あり後述するＩＯ・０〜ＩＯ・Ｎのアクセスタイムを決
める値になり、システムの仕様等により決まるものであ
る。
【００１８】論理和回路１５の入力端子はアクセスタイ
ムカウンタ１３ａ〜１３ｎに接続され、出力端子はＩＯ
シーケンサ１７のready 端子に接続されている。上記論
理和回路１５は、入力端子に接続されているアクセスカ
ウンタ１３ａ〜１３ｎの論理和を取り当該アクセスカウ
ンタ１３ａ〜１３ｎにキャリーが発生すると真値にな
り、ＩＯシーケンサ１７のready 端子が真値になる。
ムカウンタ１３ａ〜１３ｎに接続され、出力端子はＩＯ
シーケンサ１７のready 端子に接続されている。上記論
理和回路１５は、入力端子に接続されているアクセスカ
ウンタ１３ａ〜１３ｎの論理和を取り当該アクセスカウ
ンタ１３ａ〜１３ｎにキャリーが発生すると真値にな
り、ＩＯシーケンサ１７のready 端子が真値になる。
【００１９】ＩＯシーケンサ１７のチップ選択端子cos
〜csn はＩＯ・０〜ＩＯ・Ｎにそれぞれ接続されている
とともに、ＩＯバス２３の読出し端子（ＩＯＲ）又は書
込み端子（ＩＯＷ）はＩＯ・０〜ＩＯ・Ｎにそれぞれ接
続されている。また、ＩＯシーケンサ１７は、ＩＯバス
２３のアドレスバス１９およびデータバス２１に接続さ
れている。
〜csn はＩＯ・０〜ＩＯ・Ｎにそれぞれ接続されている
とともに、ＩＯバス２３の読出し端子（ＩＯＲ）又は書
込み端子（ＩＯＷ）はＩＯ・０〜ＩＯ・Ｎにそれぞれ接
続されている。また、ＩＯシーケンサ１７は、ＩＯバス
２３のアドレスバス１９およびデータバス２１に接続さ
れている。
【００２０】上記ＩＯシーケンサ１７は、アドレスデコ
ーダ７により信号線Ｓ1 が真値にされると同時に、信号
線ａを介してadr 端子に伝送されるアドレス情報の下位
ビットからチップ選択端子cso 〜csn を選択する。選択
されたチップ選択端子に接続されているＩＯによりＩＯ
バス２３のアクセスが実行される。また、ＩＯシーケン
サ１７は、データの読出し動作を示すＩＯＲ端子又はデ
ータを書込むＩＯＷ端子を真値にする。
ーダ７により信号線Ｓ1 が真値にされると同時に、信号
線ａを介してadr 端子に伝送されるアドレス情報の下位
ビットからチップ選択端子cso 〜csn を選択する。選択
されたチップ選択端子に接続されているＩＯによりＩＯ
バス２３のアクセスが実行される。また、ＩＯシーケン
サ１７は、データの読出し動作を示すＩＯＲ端子又はデ
ータを書込むＩＯＷ端子を真値にする。
【００２１】ＩＯ・０〜ＩＯ・Ｎは、ＩＯバス２３に接
続され、ＩＯシーケンサ１７のsel1端子が真値になり次
サイクルでデータの読出し又は書込みが開始され、ＩＯ
シーケンサ１７のready 端子が真値になると次サイクル
にcso 〜csn 端子が真値にされることにより、ＩＯバス
２３のアクセスを終了する。
続され、ＩＯシーケンサ１７のsel1端子が真値になり次
サイクルでデータの読出し又は書込みが開始され、ＩＯ
シーケンサ１７のready 端子が真値になると次サイクル
にcso 〜csn 端子が真値にされることにより、ＩＯバス
２３のアクセスを終了する。
【００２２】次に本実施例の作用を図２のタイムチャー
トを用いて説明する。なお、図２は負論理である。
トを用いて説明する。なお、図２は負論理である。
【００２３】まず、システムの起動後、アクセスタイム
設定レジスタ１１ａ〜１１ｎにアクセスタイムを設定す
る場合を説明する。
設定レジスタ１１ａ〜１１ｎにアクセスタイムを設定す
る場合を説明する。
【００２４】ＣＰＵ１は、システムバス３を介してシス
テムインターフェース９にアドレス情報およびデータを
伝送する。上記システムバスインターフェース９を介し
てアドレスデコーダ７にアドレス情報が出力されるとア
ドレスデコーダ７は、アドレス情報のアドレスがアクセ
スタイム設定レジスタ１１ａ〜１１ｎを示すと信号線Ｓ
2 を真値にする。信号線Ｓ2 が真値になるとＩＯシーケ
ンサ１７は、ラッチ信号線l0を真値にしてアクセスタイ
ム設定レジスタ１１ａに上記データがラッチされる。
テムインターフェース９にアドレス情報およびデータを
伝送する。上記システムバスインターフェース９を介し
てアドレスデコーダ７にアドレス情報が出力されるとア
ドレスデコーダ７は、アドレス情報のアドレスがアクセ
スタイム設定レジスタ１１ａ〜１１ｎを示すと信号線Ｓ
2 を真値にする。信号線Ｓ2 が真値になるとＩＯシーケ
ンサ１７は、ラッチ信号線l0を真値にしてアクセスタイ
ム設定レジスタ１１ａに上記データがラッチされる。
【００２５】次に、上記アクセスタイム設定レジスタ１
１ａにラッチされたデータによりＩＯバス２３をアクセ
スする動作を説明する。
１ａにラッチされたデータによりＩＯバス２３をアクセ
スする動作を説明する。
【００２６】ＣＰＵ１からシステムバスインターフェー
ス９を介してアドレス情報が入力されるとアドレスデコ
ーダ７は、アドレス情報のアドレスがＩＯバス２３用を
示すと信号線Ｓ1 を真値にしてＴ1 時にＩＯシーケンサ
１７のsel1端子が負論理になる。sel1端子が負論理にな
るとＩＯシーケンサ１７は、Ｔ2 時にチップ選択端子cs
o を負論理にするとともに、load/en0端子を負論理にす
る。上記チップ選択端子cso が負論理になるとＩＯシー
ケンサ１７は、Ｔ3 時にデータを書込むＩＯＷを負論理
にしてＩＯ・０によるＩＯバス２３のデータの書込みを
開始する。
ス９を介してアドレス情報が入力されるとアドレスデコ
ーダ７は、アドレス情報のアドレスがＩＯバス２３用を
示すと信号線Ｓ1 を真値にしてＴ1 時にＩＯシーケンサ
１７のsel1端子が負論理になる。sel1端子が負論理にな
るとＩＯシーケンサ１７は、Ｔ2 時にチップ選択端子cs
o を負論理にするとともに、load/en0端子を負論理にす
る。上記チップ選択端子cso が負論理になるとＩＯシー
ケンサ１７は、Ｔ3 時にデータを書込むＩＯＷを負論理
にしてＩＯ・０によるＩＯバス２３のデータの書込みを
開始する。
【００２７】上記load/en0端子の負論理によりアクセス
タイム設定レジスタ１１ａにラッチされているデータが
アクセスタイムカウンタ１３ａにコピーされる。データ
がコピーされるとアクセスタイムカウンタ１３ａは、カ
ウントアップを開始してカウント値がコピーされた値、
例えば「１１１１」に達すると発生する。論理和回路１
５は、アクセスタイムカウンタ１３ａのキャリーの発生
により真値になりＴ4 とＴs との間でＩＯシーケンサ１
７のready 端子が負論理になる。ready 端子が負論理に
なるとＩＯシーケンサ１７は、Ｔ6 時にＩＯＷ端子を偽
値にして次サイクルのＴ7 時にcs端子を偽値にすること
によりＩＯバス２３の転送を終了する。
タイム設定レジスタ１１ａにラッチされているデータが
アクセスタイムカウンタ１３ａにコピーされる。データ
がコピーされるとアクセスタイムカウンタ１３ａは、カ
ウントアップを開始してカウント値がコピーされた値、
例えば「１１１１」に達すると発生する。論理和回路１
５は、アクセスタイムカウンタ１３ａのキャリーの発生
により真値になりＴ4 とＴs との間でＩＯシーケンサ１
７のready 端子が負論理になる。ready 端子が負論理に
なるとＩＯシーケンサ１７は、Ｔ6 時にＩＯＷ端子を偽
値にして次サイクルのＴ7 時にcs端子を偽値にすること
によりＩＯバス２３の転送を終了する。
【００２８】これにより、ＩＯ・０のアクセスタイムを
Ｔ3 〜Ｔ6 に設定することにより、ＩＯのデータ転送が
可能になり、各ＩＯに適したアクセスタイムが設定可能
になるので、システムの汎用性を向上できる。
Ｔ3 〜Ｔ6 に設定することにより、ＩＯのデータ転送が
可能になり、各ＩＯに適したアクセスタイムが設定可能
になるので、システムの汎用性を向上できる。
【００２９】本実施例では、ＩＯ・０の書込み動作を説
明したが、読出し動作動作（ＩＯＲ）および他のＩＯの
動作も同様である。
明したが、読出し動作動作（ＩＯＲ）および他のＩＯの
動作も同様である。
【００３０】また、本実施例は、アクセスタイムカウン
タ１３ａ〜１３ｎのカウント値を変えることにより、Ｉ
Ｏの選択が自由になるとともに、システムの機構の煩雑
化を防止できる。
タ１３ａ〜１３ｎのカウント値を変えることにより、Ｉ
Ｏの選択が自由になるとともに、システムの機構の煩雑
化を防止できる。
【００３１】
【発明の効果】以上説明したように、本発明では、ＩＯ
のアクセスタイムをカウントするカウンタを設けて、当
該アクセスタイムの間、ＩＯによりＩＯバスをアクセス
するので、システムの処理速度を向上するとともに、シ
ステムの汎用性を高め、且つ、入出力機器の機構の煩雑
化を防止することにより、システムの性能の向上を図る
ことができる。
のアクセスタイムをカウントするカウンタを設けて、当
該アクセスタイムの間、ＩＯによりＩＯバスをアクセス
するので、システムの処理速度を向上するとともに、シ
ステムの汎用性を高め、且つ、入出力機器の機構の煩雑
化を防止することにより、システムの性能の向上を図る
ことができる。
【図１】本発明のＩＯバス制御システムに係る一実施例
の制御を示すブロック図である。
の制御を示すブロック図である。
【図２】本発明の動作を示すタイムチャートである。
１ ＣＰＵ ３ システムバス ７ アドレスデコーダ １１ａ〜１１ｎ アクセスタイム設定レジスタ １３ａ，１３ｎ アクセスタイムカウンタ １５ 論理和回路 １７ ＩＯシーケンサ ２３ ＩＯバス
Claims (1)
- 【特許請求の範囲】 【請求項１】システムバスと、ＩＯバスと、このＩＯバ
スをアクセスする複数台の入出力機器とを具備するＩＯ
バス制御システムにおいて、 前記システムバスを介して伝送されるアドレス情報によ
り前記複数台の入出力機器のうち前記ＩＯバスをアクセ
スする入出力機器を選択する選択手段と、 この選択手段により選択された入出力機器のＩＯバスを
アクセスするアクセスタイムをラッチするレジスタと、 このレジスタにラッチされた後に当該レジスタにラッチ
されているアクセスタイムまでカウントアップするカウ
ンタと、 このカウンタの論理和を取り当該カウンタのカウント値
がアクセスタイムに達すると真値にする論理和回路と、 前記レジスタにラッチされた後に前記選択手段により選
択された入出力機器によるＩＯバスのアクセスを開始し
て、前記論理和回路が真値になった後に当該選択された
入出力機器によるＩＯバスのアクセスを停止する制御手
段と、 を備えたことを特徴とするＩＯバス制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211991A JPH0519918A (ja) | 1991-07-12 | 1991-07-12 | Ｉｏバス制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211991A JPH0519918A (ja) | 1991-07-12 | 1991-07-12 | Ｉｏバス制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519918A true JPH0519918A (ja) | 1993-01-29 |
Family
ID=15935910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17211991A Pending JPH0519918A (ja) | 1991-07-12 | 1991-07-12 | Ｉｏバス制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519918A (ja) |
-
1991
- 1991-07-12 JP JP17211991A patent/JPH0519918A/ja active Pending
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