JPH05199214A - フレーム同期方法およびフレーム同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＭＩ−ＣＲＶ信号のフレーム同期回路で信
号スピードが速くても使用デバイスの制限を緩和すると
共に経済的な回路を実現すること。 【構成】 入力信号からＣＭＩ復号器で抽出したデータ
信号とＣＲＶ表示信号を同位相でｎ並列展開したｎ並列
データ信号１ａとｎ並列ＣＲＶ表示信号２ａとの論理積
出力のｎ並列出力５ａ〜５ｄをエンコーダ６でエンコー
ドし、ｎ並列データ信号１ａとｎ−１遅延データ信号４
ａをセレクタ３の入力としてエンコーダ出力６ａ，６ｂ
によりフレーム同期のとれたｎ並列データ信号３ａを出
力するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は伝送路を行うインタフェ
ース部においてＣＭＩ（Ｃｏｄｅ ＭａｒｋＩｎｖｅｒ
ｓｉｏｎ）符号のＣＲＶ（Ｃｏｄｅ Ｒｕｌｅ Ｖｉｏ
ｌａｔｉｏｎ）信号（以下ＣＭＩ−ＣＲＶ信号と称す
る）のフレーム同期をとるフレーム同期方法およびフレ
ーム同期回路に関する。

【０００２】

【従来の技術】従来のデータのフレーム同期をとるフレ
ーム同期方法およびフレーム同期回路において、入力デ
ータに対して並列動作でフレーム同期をとる方法および
回路は例えば特開昭５０−１０２０６号公報や特開昭６
３−２９４１５１号公報等に記載のようにＣＭＩ−ＣＲ
Ｖ信号以外の信号においてのみ実現されており、ＣＭＩ
−ＣＲＶ信号においては例えば特開平１−１０９９３４
号公報や特開平−２６８３３０号公報等に記載のように
入力データに対して直列動作でフレーム同期をとる方法
および回路が用いられていた。

【０００３】

【発明が解決しようとする課題】上記従来技術はＣＭＩ
−ＣＲＶ信号において入力信号のスピードのままでフレ
ーム同期をとる必要があったので、信号スピードが速く
なるとそのスピードに耐えうるデバイスを使う必要があ
るためデバイスが制限されるという問題があった。本発
明の目的は入力ＣＭＩ−ＣＲＶ信号のスピードを直並列
変換により変換してから並列動作でフレーム同期をとる
ようにして、使用デバイスに対する制限を軽減して経済
的に有利な回路構成も実現することができるのでフレー
ム同期方法およびフレーム同期回路を提供することにあ
る。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に、本発明のフレーム同期方法およびフレーム同期回路
はＣＭＩ−ＣＲＶ信号のフレーム同期方法およびフレー
ム同期回路において、その入力信号をＣＭＩ複号器から
出力されるデータ信号とＣＲＶのかかったビットのみを
立てたＣＲＶ表示信号とし、このデータ信号とＣＲＶ表
示信号をそれぞれフレーム同期回路に入力される前段で
同じ位相で直並列変換するようにしたものであり、ま
た、伝送障害によるＣＲＶとフレーム先頭を示すために
挿入されたＣＲＶの誤認識を防ぐためには取りだしたデ
ータ信号（データ信号フレーム先頭のＣＲＶ点には固定
パターンが挿入されている）と伝送路より抽出したＣＲ
Ｖ表示信号の論理積をとることにより検出精度を上げて
おり、さらにＣＲＶ表示信号（フレーム信号の候補）を
エンコーダにかけて位相検出を行い、その検出位相を位
相保持回路からの出力位相と比較することによりフレー
ム同期の監視とハンチング時の同期フレームパターンの
検出を実現するようにしたものである。

【０００５】

【作用】上記フレーム同期方法およびフレーム同期回路
は並列動作でフレーム同期をとるためにＣＭＩ複号器か
ら出力されるデータ信号と同様にＣＲＶのかかったビッ
トのみを立てたＣＲＶ表示信号もデータ信号と同位相で
直並列変換を行い、またこのＣＲＶが伝送路障害による
ものではなくて正しくフレーム先頭を示していることを
保証するためのエンコーダに入力する前段でデータ信号
（データ信号のフレーム先頭には固定パターンが挿入さ
れている）とＣＲＶ表示信号の論理積をとっている。さ
らに入力された並列信号のフレーム先頭の発見はエンコ
ーダを使用することにより実現されており、エンコーダ
はｎ（ｎ＞２の整数）並列入力ＣＲＶ表示信号のうちで
フレーム先頭をａ（１＜ａ＜ｎの整数）番目の信号にた
だ１つだけ検出したときにその位置を一意的に示すよう
なコード化信号（以下検出位相とする）を出力してい
て、このエンコーダの検出位相をもとにセレクタを用い
てｎ並列入力信号とそのｎ並列入力信号から分岐したｎ
−１並列入力信号に遅延回路を介した遅延ｎ−１並列入
力信号の合計２ｎ−１本のデータ信号入力からフレーム
同期の確立したｎ並列信号を選択出力する。なお、フレ
ーム同期の保護回路は位相保持回路と比較器と同期保護
回路からなっており、エンコーダの出力を位相保持回路
と比較器に入力して、位相保持回路においては同期保護
回路の指示により保持位相か入力位相のどちらかを比較
器に出力し、比較器においてエンコーダと位相保持回路
からの両入力の比較を行い比較結果を同期保護回路に出
力していて、同期保護回路において比較器の比較結果に
従いフレームカウンタと位相保持回路をコントロールし
て同期保護を実施している。このようにフレーム同期方
法およびフレーム同期回路により、１ビット即時シフト
方式と同等の同期復帰特性をもったフレーム同期回路を
実現し、従来より使用デバイスの範囲を広げて低コスト
でＣＭＩ−ＣＲＶ信号のフレーム同期方式を実現してい
る。

【０００６】

【実施例】以下に本発明の一実施例を図１から図４によ
り説明する。図１は本発明によるＣＭＩ−ＣＲＶ信号の
フレーム同期方法およびフレーム同期回路の一実施例を
示す直並列変換後にフレーム同期をとるフレーム同期回
路のブロック構成図である。図１において、１は４並列
データ信号入力端子、２は４並列ＣＲＶ表示信号入力端
子、３はセレクタ、４は遅延回路、５は論理積回路、６
はエンコーダ、７は位相保持回路、８は比較回路、９は
フレームカウンタ、１０，１１は論理積回路、１２は同
期保護回路である。図１の入力端子１より４並列データ
信号１ａがセレクタ３に入力され、また４並列データ信
号１ａのうち３並列データ信号は遅延回路４を介してセ
レクタ３に入力される。一方で入力端子１より入力され
る４並列データ信号１ａは入力端子２より入力される４
並列ＣＲＶ表示信号２ａとそれぞれ論理積回路５で論理
積をとってエンコーダ６に論理積出力５ａ，５ｂ，５
ｃ，５ｄが入力される。エンコーダ６は真理値表（図
３）に従い入力信号をエンコードして、位相検出フラグ
６ａと検出位相６ｂを位相保持回路７と比較回路８に出
力する。位相保持回路７は保持位相７ａか検出位相６ｂ
をセレクタ３と比較回路８に出力し、比較回路８の出力
はフレームカウンタ９の出力と論理積回路１０とインバ
ータを介した論理積回路１１で論理積をとって同期保護
回路１１に入力される。同期保護回路１２は上記入力の
結果により位相保持回路７とフレームカウンタ９に動作
指示信号１２ａを送る。セレクタ３は位相保持回路７よ
り入力された検出位相６ｂによりセレクタ入力の４並列
データ信号１ａと３並列の遅延回路４を通った３並列遅
延データ信号４ａにより、フレーム同期のとれた４並列
データ信号３ａの組合せを選択出力する構成である。

【０００７】図２は本発明によるＣＭＩ−ＣＲＶ信号の
フレーム同期方法およびフレーム同期回路の一実施例を
示す図１のフレーム同期回路を含むインタフェース部の
一部のブロック構成図である。図２において、図１と同
一符号は相当部分を示すものとし、１３は伝送路入力、
１４はＯ／Ｅコンバータ、１５はＣＭＩ復号器、１６，
１７は分離回路（直並列変換回路）、１８はフレーム同
期回路である。図２の伝送路入力（ＯＰＴ ＩＮ）はＯ
／Ｅコンバータ１４を介してＣＭＩ復号器１５に入力さ
れ、ＣＭＩ複号器１５は入力信号からデータ信号１５ａ
とＣＲＶ表示信号１５ｂを抽出する。データ信号１５ａ
は分離回路１７を介し４並列データ信号１ａに変換され
てセレクタ３とフレーム同期回路１８に入力され、また
４並列データ信号１ａのうちの３並列データ信号は遅延
回路４を介してセレクタ３に入力される。フレーム同期
回路１８からはセレクタ３の制御信号１８ａ（図１の検
出位相６ｂか保持位相７ｂ）とフレーム信号１８ｂ（図
１の位相検出フラグ６ａと検出位相６ｂ）が出力され、
セレクタ３からはフレーム同期のとれたデータ信号３ａ
が出力される構成である。

【０００８】図３は図１のエンコーダ６の真理値表を示
す説明図である。図３において、図１の論理積回路５か
らエンコーダ６に入力する論理積出力のフレームパルス
入力（伝送路側フレーム信号）５ａ、５ｂ，５ｃ，５ｄ
ののＨ，Ｌレベルに対応するエンコーダ６のエンコード
出力の位相検出フラグ（検出→″１″）６ａと検出位相
（下位、上位ビット）６ｄの真理値表を示す。図３のエ
ンコード出力は４並列フレームパルス入力５ａ〜５ｄの
うち１本だけＨレベルのとき位相検出フラグ６ａを″
１″（有効）にし、１本もないときや２本以上がＨレベ
ルのとき位相検出フラグ６ａを″０″（無効）にする。
さらに１本だけＨレベルのときに何番目のフレームパル
ス入力であるかを一意的に示すために検出位相６ｂに下
位、上位の２ビットの値を与えている。

【０００９】図４は図１（図２）の動作フローチャート
である。つぎに図１（図２）のフレーム同期回路の動作
を図４の動作フローにより説明する。まずフレーム同期
回路が図４のハンチング状態にあるときには、同期保護
回路１２は動作指令信号１２ａとしてフレームカウンタ
９に対して動作停止指示を出し、位相保持回路７に対し
て位相取り込み指示を出している。またエンコーダ６に
は論理積回路５の出力の伝送路側フレーム信号５ａ，５
ｂ，５ｃ，５ｄが入力されている。ここで伝送路側フレ
ーム先頭の候補はＣＲＶ表示信号によって得られるが、
伝送路障害によるＣＲＶと区別するために伝送路側デー
タのフレーム先頭に固定パターンが挿入されているの
で、図２のＣＭＩ復号器１５の出力のデータ信号１５ａ
を分離回路（直並列変換回路）１６で直並列変換した図
１の４並列データ信号１ａとＣＭＩ複号器１５の出力の
ＣＲＶ表示信号１５ｂを分離回路７で直並列変換した４
並列ＣＲＶ信号２ａをそれぞれ論理積回路５で論理積を
とった出力を伝送路側フレーム信号の候補としている。
この伝送路側フレーム信号５ａ，５ｂ，５ｃ，５ｄをエ
ンコーダ６で図３の真理値表に従ってエンコードし、位
相検出して位相検出フラグ６ａと位相検出データの検出
位相６ｂを出力する。この図３のエンコード結果は入力
の全パターンのうち４本のフレーム信号の候補である伝
送路側フレーム信号５ａ〜５ｄのうちの１本のみのフレ
ームが検出されたときには位相検出フラグ６ａを有効に
し、また２本以上のフレーム信号にフレームが検出され
たときと有効ビットがないときには位相検出フラグ６ａ
を無効にして、さらに位相検出がなされたときには４入
力のうちどこで検出したかを一意的に示すために４本の
フレームパルスを一意的に決定するように検出位相６ｂ
に２ビットを割り振って出力している。

【００１０】このエンコーダ６の検出位相６ｂは位相保
持回路７に入力され、この位相保持回路７では同期保護
回路１２の動作指示信号１２ａにより検出位相６ｂを取
り込み出力するか前状態の保持データ７ａを出力するか
のいずれかの処理を行うが、ハンチング時には位相取り
込み指示が出ているので位相保持回路７は検出位相６ｂ
を取り込み出力する。一方このエンコーダ６の出力の検
出位相６ｂは比較回路８にも入力され、この比較回路８
では位相保持回路７の出力とエンコーダ６の出力の検出
位相６ｂとの比較を行いその比較結果を出力している
が、この比較結果が同じなら有効出力で異なっていると
き無効の出力のいずれかを論理積回路１０とインバータ
を介した論理積回路１１とに出力している。これと同時
に論理積回路１０，１１にはフレームカウンタ９の出力
も接続されており、フレームカウンタ９は同期保護回路
１２の動作指示信号１２ａにより″ＡＬＬ１″の固定出
力かフレームカウンタ動作のいずれかを行っており、ハ
ンチング時には″ＡＬＬ１″の出力を行っている。論理
積回路１０，１１の出力は同期保護回路１２に出力さ
れ、同期保護回路１２においてはハンチング時には論理
積回路１０からの入力でパターン検出の有無を判定して
おり、論理積回路１０の出力が無効の場合には同期保護
回路１２はパターン検出できないとみなしてハンチング
動作状態を保持するが、論理積回路１０の出力が有効の
場合には同期保護回路１２はパターン検出に成功したと
みなして、後方保護カウンタをロードしててつぎの後方
保護動作状態に入る。

【００１１】後方保護状態に入ると、同期保護回路１２
はフレームカウンタ９に対して動作指示信号１２ａとし
て動作指示を出し、位相保持回路７に対して位相取り込
み停止と現段階取り込まれている位相の保持指示を出
す。これによりフレームカウンタ９は同期保護回路１２
の動作指示に従ってエンコーダ６の検出位相６ｂと同じ
位相でカウント動作に入り、位相保持回路７は同期保護
回路１２の指示に従ってエンコーダ６からの入力を取り
込むことを停止して同期保護回路１２でパターン検出さ
れたと判定された位相を保持して保持位相７ａを出力す
る。また後方保護動作状態になってからエンコーダ６の
位相検出フラグ６ａの有効信号が比較回路８に入力され
ると、比較回路８はこの入力を位相保持回路７からの入
力と比較して同じなら有効信号で異なっていたら無効の
信号を論理積回路１０，１１にそれぞれ出力する。一方
の論理積回路１０にはこの比較回路８からの出力とフレ
ームカウンタ９からの出力が入力され、両入力の同期が
とれていれば有効出力を出して同期がとれていなければ
無効の出力を出すことになる。また他方の論理積回路１
１にはこの比較回路８からの出力にインバータを介した
信号とフレームカウンタ９からの出力が入力され、両入
力の同期がとれていると無効の出力を出して同期はずれ
なら有効出力を出すことになる。同期保護回路１２は論
理積回路１０からの入力と論理積回路１１からの入力を
監視し、論理積回路１０からの有効信号と論理積回路１
１からの無効信号がくる組み合せのときに後方保護カウ
ンタを歩進させており、この後方保護カウンタの歩進が
後方保護段数に達する前に論理積回路１１から有効信号
がきたときには同期保護回路１２は後方保護動作をやめ
てハンチング動作状態にもどるが、後方保護カウンタの
歩進が後方保護段数に達するまでに論理積回路１１から
の有効信号がなければ同期保護回路１２は後方保護動作
を終了して、この後方保護動作の終了が確認されると同
期保護回路１２は前方保護カウンタをクリアしてつぎの
前方保護動作状態になる。

【００１２】前方保護動作状態においては、同期保護回
路１２は動作指示信号１２ａとしてフレームカウンタ９
に対して動作指示を出し、位相保持回路７に位相取り込
み停止指示と後方保護動作時に取り込まれている位相の
保持指示を出している。エンコーダ６から出力された検
出位相６ｂは比較回路８に入力され、比較回路８はエン
コーダ６からの検出位相６ｂと位相保持回路７からの入
力信号の比較を行い、その比較結果を論理積回路１０と
インバータを介した論理積回路１１とに出力する。一方
フレームカウンタ９は同期保護回路１２からの動作指示
信号１２ａにより論理積回路１０と論理積回路１１に出
力している。同期保護回路１２は論理回路１０，１１か
ら入力を得ており、論理積回路１０からの入力が続く限
り同期がとれていると判断し、前方保護カウンタをクリ
アして前方保護動作を継続する。また論理積回路１０か
らの入力がとぎれるか論理積回路１１からの入力を受け
ると同同期保護回路１２は位相不一致とみなして前方保
護カウンタを歩進させ、前方保護段数を終了を判断して
終了していなければパターン検出・位相監視状態に戻
り、また前方保護段数を終了していると同期保護回路１
２はフレーム同期はずれの状態に陥ったものとしてハン
チング動作状態に移行する。以上のハンチング動作状態
と後方保護動作状態と前方保護動作状態の３状態におい
て、位相保持回路７はセレクタ３に保持位相７ａか検出
位相６ｂを出力しており、セレクタ３は分離回路１６か
ら入力する４並列データ信号１ａとその４並列データ信
号１ａのうち隣接する３並列データ信号を遅延回路４に
通して得られる遅延３並列データ信号４ａのうち、検出
位相６ｂの情報によりフレーム先頭の１本から４本まで
のデータ信号を選択して４並列のフレーム同期のとれた
データ信号３ａを出力している。

【００１３】本実施例によれば、ＣＭＩ−ＣＲＶ信号の
フレーム同期方法およびフレーム同期回路において、１
ビット即時シフト方式と同程度の同期復帰特性を持った
フレーム同期回路が並列動作でフレーム同期をとること
により信号スピードが速くなってもデバイスに頼ること
なく実現できるとともに経済的にも有利に回路構成でき
る。

【００１４】

【発明の効果】本発明によれば、ＣＭＩ−ＣＲＶ信号の
フレーム同期方法およびフレーム同期回路において直並
列変換を行ってから並列動作でハンチング回路およびパ
ターン検出・位相監視回路を組むことにより、信号スピ
ードが速くなっても回路構成で対処することを可能と
し、使用デバイスの制限を緩和するとともに経済的に有
利な回路を組むことを可能とする効果がある。

【図面の簡単な説明】

【図１】図１は本発明によるＣＭＩ−ＣＲＶ信号のフレ
ーム同期方法およびフレーム同期回路の一実施例を示す
フレーム同期回路のブロック構成図

【図２】図２は本発明の一実施例を示すフレーム同期回
路を含むインタフェース部の一部のブロック構成図

【図３】図３は図１のエンコーダの真理値表の説明図

【図４】図４は図１（図２）の動作フローチャート

【符号の説明】

１…４並列データ信号入力端子、２…４並列ＣＲＶ表示
信号入力端子、３…セレクタ、４…遅延回路、５…論理
積回路、６…エンコーダ、７…位相保持回路、８…比較
回路、９…フレームカウンタ、１０，１１…論理積回
路、１２…同期保護回路、１５…ＣＭＩ復号器、１６，
１７…分離回路（直並列変換回路）、１８…フレーム同
期回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 浩之 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所戸塚工場内 (72)発明者 小泉 春吾 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＣＭＩ−ＣＲＶ信号のフレーム同期をと
   るフレーム同期方法において、入力信号からデータ信号
   とＣＲＶ表示信号を抽出し、該データ信号とＣＲＶ表示
   信号を同位相でｎ（ｎ＞２の整数）並列展開し、該ｎ並
   列データ信号とｎ並列ＣＲＶ表示信号の論理積をとり、
   該論理積出力のｎ並列信号をエンコードし、上記ｎ並列
   データ信号のうちｎ−１本のデータ信号を遅延させ、上
   記ｎ本のデータ信号と上記ｎ−１本の遅延データ信号を
   入力として上記エンコード出力によりｎ本のデータ信号
   を選択出力することを特徴とするフレーム同期方法。
2. 【請求項２】 ＣＭＩ−ＣＲＶ信号のフレーム同期をと
   るフレーム同期方法において、入力信号からデータ信号
   とＣＲＶ表示信号を抽出し、該データ信号とＣＲＶ表示
   信号を同位相でｎ（ｎ＞２の整数）並列展開し、該ｎ並
   列データ信号とｎ並列ＣＲＶ表示信号の論理積をとり、
   該論理積出力のｎ並列信号をエンコードし、上記ｎ並列
   データ信号のうちｎ−１本のデータ信号を遅延させ、上
   記ｎ本のデータ信号と上記ｎ−１本の遅延データ信号を
   入力として上記エンコード出力によりｎ本のデータ信号
   を選択出力するフレーム同期方法であって、かつ上記エ
   ンコードのさいにｎ並列入力信号のうち１本だけＣＲＶ
   表示信号が検出されているときに有効として、１本もな
   いときあるいは２本以上検出されたときには無効とする
   ことを特徴とするフレーム同期方法。
3. 【請求項３】 ＣＭＩ−ＣＲＶ信号のフレーム同期方法
   において、入力信号からデータ信号とＣＲＶ表示信号を
   抽出し、該データ信号とＣＲＶ表示信号を同位相でｎ
   （ｎ＞２の整数）並列展開し、該ｎ並列データ信号とｎ
   並列ＣＲＶ表示信号の論理積をとり、該論理積出力のｎ
   並列信号をエンコードし、上記ｎ並列データ信号のうち
   ｎ−１本のデータ信号を遅延させ、上記ｎ本のデータ信
   号と上記ｎ−１本の遅延データ信号を入力として上記エ
   ンコード出力によりｎ本のデータ信号を選択出力するフ
   レーム同期方法であって、かつ上記エンコードのさいに
   ｎ並列入力信号のうち１本だけＣＲＶ表示信号が入力さ
   れているときに該入力信号がａ（１＜ａ＜ｎの整数）番
   目の信号であることを一意的に示すことを特徴とするフ
   レーム同期方法。
4. 【請求項４】 ＣＭＩ−ＣＲＶ信号のフレーム同期をと
   るフレーム同期回路において、入力信号からデータ信号
   とＣＲＶ表示信号を抽出するＣＭＩ復号器と、該データ
   信号とＣＲＶ表示信号を同位相でｎ（ｎ＞２の整数）並
   列展開する直並列変換回路と、該ｎ並列データ信号とｎ
   並列ＣＲＶ表示信号の論理積をとる論理積回路と、該論
   理積出力のｎ並列信号をエンコードするエンコード回路
   と、上記ｎ並列データ信号のうちｎ−１本のデータ信号
   を遅延させる遅延回路と、上記ｎ本のデータ信号と上記
   ｎ−１本の遅延データ信号を入力として上記エンコード
   出力によりｎ本のデータ信号を選択出力するセレクタ回
   路とを有することを特徴とするフレーム同期回路。
5. 【請求項５】 ＣＭＩ−ＣＲＶ信号のフレーム同期をと
   るフレーム同期回路において、入力信号からデータ信号
   とＣＲＶ表示信号を抽出するＣＭＩ復号器と、該データ
   信号とＣＲＶ表示信号を同位相でｎ（ｎ＞２の整数）並
   列展開する直並列変換回路と、該ｎ並列データ信号とｎ
   並列ＣＲＶ表示信号の論理積をとる論理積回路と、該論
   理積出力のｎ並列信号をエンコードするエンコード回路
   と、上記ｎ並列データ信号のうちｎ−１本のデータ信号
   を遅延させる遅延回路と、上記ｎ本のデータ信号と上記
   ｎ−１本の遅延データ信号を入力として上記エンコード
   出力によりｎ本のデータ信号を選択出力するセレクタ回
   路とを有し、かつ上記エンコード回路はｎ並列入力信号
   のうち１本だけＣＲＶ表示信号が検出されているときに
   有効として、１本もないときあるいは２本以上検出され
   たときには無効とする論理であることを特徴とするフレ
   ーム同期回路。
6. 【請求項６】 ＣＭＩ−ＣＲＶ信号のフレーム同期をと
   るフレーム同期回路において、入力信号からデータ信号
   とＣＲＶ表示信号を抽出するＣＭＩ復号器と、該データ
   信号とＣＲＶ表示信号を同位相でｎ（ｎ＞２の整数）並
   列展開する直並列変換回路と、該ｎ並列データ信号とｎ
   並列ＣＲＶ表示信号の論理積をとる論理積回路と、該論
   理積出力のｎ並列信号をエンコードするエンコード回路
   と、上記ｎ並列データ信号のうちｎ−１本のデータ信号
   を遅延させる遅延回路と、上記ｎ本のデータ信号と上記
   ｎ−１本の遅延データ信号を入力として上記エンコード
   出力によりｎ本のデータ信号を選択出力するセレクタ回
   路とを有し、かつ上記エンコード回路はｎ並列入力信号
   のうち１本だけＣＲＶ表示信号が入力されているときに
   該入力信号がａ（１＜ａ＜ｎの整数）番目の信号である
   ことを一意的に示す論理であることを特徴とするフレー
   ム同期回路。