JPH05199282A - Ｆｉｆｏメモリ - Google Patents

Abstract

(57)【要約】 【目的】 エラー・データだけを廃棄するＦＩＦＯメモ
リを提供する。 【構成】 入力されたデータ・ブロックに含まれる複数
のデータを順に記憶するデータ記憶手段11、12、13と、
データ記憶手段間の前記データのシフトを制御する制御
手段とを備えたＦＩＦＯメモリにおいて、データ記憶手
段に記憶されたデータに関して「エラーの無いデータ・
ブロックのデータ」と「入力中のデータ・ブロックのデ
ータ」との別を記憶する有効データ記憶表示手段21〜23
と、エラー信号に応じて、データ記憶手段に記憶された
「入力中のデータ・ブロックのデータ」を廃棄する制御
手段61〜63、81〜83とを設け、エラー発生時に「入力中
のデータ・ブロックのデータ」だけを廃棄するようにし
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信制御装置等に使用
するＦＩＦＯ（ファースト・イン・ファースト・アウ
ト）メモリに関し、特に、書き込み中のデータ・ブロッ
クにエラーが発生した場合に簡単に処理ができるように
構成したものである。

【０００２】

【従来の技術】通信制御装置等に使用するＦＩＦＯメモ
リでは、パケットのように複数のデータによって構成さ
れるデータ・ブロックの各データを順に格納している。
従来のＦＩＦＯメモリは、図３に示すように、１段分の
メモリ回路が、１ビットまたは複数ビットのデータを記
憶するＤラッチ回路11、12、13と、ＮＡＮＤ回路51、5
2、53と、これらＮＡＮＤ回路の出力をクロック（Ｃ
Ｋ）の立ち上がりに合わせてＱ出力するＤフリップ・フ
ロップ回路41、42、43と、これらＤフリップ・フロップ
回路のＱ出力でセットされ、次段のＤフリップ・フロッ
プ回路のＱ出力（または入力Ｚ）でリセットされるＲＳ
ラッチ回路31、32、33とによって構成されており、この
メモリ回路が複数段（図３では３段）接続されている。

【０００３】各段のＮＡＮＤ回路51、52、53、Ｄフリッ
プ・フロップ回路41、42、43およびＲＳラッチ回路31、
32、33は、Ｄラッチ回路11、12、13の制御回路を形成し
ている。

【０００４】このＤラッチ回路11、12、13は、−Ｇ端子
に印加する信号がハイレベルからロウレベルに変わる
と、イネーブル（割り込み可能）状態となり、Ｄ端子に
入力する信号ＹをそのままＱ出力する。また、−Ｇ端子
に印加する信号がロウレベルからハイレベルに変わる
と、ディスエーブル（割り込み不可）状態に移り、その
時点の信号Ｙを記憶してＱ出力する。

【０００５】図３のＦＩＦＯメモリは、初期状態では全
段にデータが格納されていない状態、すなわちＲＳラッ
チ回路31、32、33はリセット状態（Ｑ出力はロウレベ
ル）である。また、Ｄフリップ・フロップ回路41、42、
43はセット状態（Ｑ出力はハイレベル）であり、入力Ｘ
はロウレベル、入力Ｚはハイレベルである。

【０００６】外部クロック信号（以下、クロックとい
う）ＣＫは連続パルスであり、ＦＩＦＯメモリ内でデー
タを後段にシフトさせるときの同期クロックとして用い
られる。ただし、ＦＩＦＯメモリ内でクロックＣＫに同
期してデータをシフトするため、クロックＣＫは、デー
タの書き込みおよび読み出しに比べて十分に速いことが
必要である。

【０００７】このＦＩＦＯメモリのファーストイン・フ
ァーストアウト動作のうち、先ず、書き込み時の動作に
ついて説明する（図５のａ参照）。

【０００８】入力ＸがハイレベルになるとＮＡＮＤ回路
51の全入力がハイレベルとなるため、ＮＡＮＤ回路51の
出力がロウレベルとなる。そこでクロックＣＫが立ち上
がると、Ｄフリップ・フロップ回路41のＱ出力がロウレ
ベルとなる。Ｄフリップ・フロップ回路41の出力がロウ
レベルになると、ＲＳラッチ回路31がセットされ、Ｄラ
ッチ回路11がイネーブルとなる。また、ＲＳラッチ回路
31がセットされると、ＮＡＮＤ回路51の出力がハイレベ
ルに戻る。

【０００９】そのため、２番目のクロックＣＫの立ち上
がりでＤフリップ・フロップ回路41の出力がハイレベル
に変わり、Ｄラッチ回路11がディスエーブルとなる。た
だし、データの二重書き込みを防ぐために３番目のクロ
ックＣＫの立ち上がりまでに、入力Ｘは、ロウレベルに
戻っていることが必要である。

【００１０】前記書き込み時の動作における初段のＤラ
ッチ回路11の動作に着目すると、初段のＤラッチ回路11
は、入力Ｘがハイレベルとなってから最初のクロックＣ
Ｋの立ち上がりでイネーブル、２番目のクロックＣＫの
立ち上がりでディスエーブルとなる。したがって、入力
Ｘがハイレベルとなってから２番目のクロックＣＫの立
ち上がりで、信号線Ｙから入力されているデータが初段
のＤラッチ回路11に格納される。

【００１１】図３のように、メモリ回路が多段に接続し
ている場合には、初段のＲＳラッチ回路31のＱ出力が第
２段に対して初段における入力Ｘと同様の働きをし、第
２段も初段と同様の動作を行なう。また、第２段のＤラ
ッチ回路12のイネーブル信号が初段のＲＳラッチ回路31
のリセット端子に入力されているため、初段のＤラッチ
回路11に保持されたデータが、第２段のＤラッチ回路12
に取り込まれると同時に初段のＲＳラッチ回路31はリセ
ットされる。

【００１２】そのため、入力Ｘが次にハイレベルとなっ
たときに（但し、Ｄフリップ・フロップ回路42のＱ出力
はハイレベルに戻っているとする）、前記動作の繰り返
しにより、初段のＤラッチ回路11は、新データを記憶す
ることが可能となる。

【００１３】以下、同様の動作が後段に引き継がれ、デ
ータが後段へ伝搬して行き、最後段のＤラッチ回路13か
ら順番にデータが蓄積されていく。Ｄラッチ回路13にデ
ータが蓄積されると、その段のＲＳラッチ回路33はセッ
ト状態を維持し、ＲＳラッチ回路33のＱ出力はハイレベ
ルを保つ。このＲＳラッチ回路33のＱ出力がハイレベル
である限り、ＮＡＮＤ回路53はロウレベルを出力するこ
とがなく、そのため、Ｄラッチ回路13がイネーブル状態
に移ることはない。つまり、蓄積しているデータが新デ
ータによって書き換えられる事態は生じない。

【００１４】次に、このＦＩＦＯメモリのファーストイ
ン・ファーストアウト動作のうち、読み出し時の動作に
ついて説明する（図５のｂ参照）。

【００１５】図３において、既に全てのＤラッチ回路1
1、12、13にデータが格納されており、それに伴い全て
のＲＳラッチ回路31、32、33がセットされているとす
る。ここで、最終段のＤラッチ回路13に保持されている
記憶データが読み出されて、入力Ｚがロウレベルとなる
と、最終段のＲＳラッチ回路33はリセットされる。次に
入力Ｚがハイレベルに戻ると、ＮＡＮＤ回路53の全ての
入力がハイレベルとなるため、ＮＡＮＤ回路53の出力が
ロウレベルとなり、その後のクロックＣＫの立ち上がり
でＤフリップ・フロップ回路43の出力がロウレベルに変
わる。したがって、ＲＳラッチ回路33はセットされ、且
つＤラッチ回路13がイネーブルとなる。また、ＲＳラッ
チ回路33がセットされると、ＮＡＮＤ回路53の出力がハ
イレベルに戻る。このため、次のクロックＣＫの立ち上
がりでＤフリップ・フロップ回路43の出力がハイレベル
となってＤラッチ回路13がディスエーブルとなる。

【００１６】この読み出し時の動作において、最終段の
Ｄラッチ回路13は、入力Ｚがハイレベルに戻ってから最
初のクロックＣＫの立ち上がりでイネーブル、２番目の
クロックＣＫの立ち上がりでディスエーブルとなる。し
たがって、このとき前段のＤラッチ回路12に保持されて
いるデータが最終段のＤラッチ回路13に格納され、Ｄラ
ッチ回路13から次のデータを読み出すことが可能とな
る。

【００１７】また、最終段のＤラッチ回路13のイネーブ
ル信号が前段のＲＳラッチ回路32のリセット端子へ入力
されているため、前段のＤラッチ回路12に保持されてい
るデータが最終段のＤラッチ回路13に格納されると同時
に、前段のＲＳラッチ回路32がリセットされ、Ｄラッチ
回路12は、第１段のＤラッチ回路11のデータの格納が可
能になる。以下、同様の動作が次々と前段に引き継が
れ、データが後段へと伝搬していく。

【００１８】このような一連の動作により、従来のＦＩ
ＦＯメモリでは、ファーストイン・ファーストアウトが
行なわれている。

【００１９】次に、従来のＦＩＦＯメモリに、データ・
ブロックとしてまとまって入力されるデータを記憶する
場合の動作について、図４により説明する。

【００２０】図４には、２４段構成のＦＩＦＯメモリに
データ・ブロックを格納する状況を示しており、図３に
おけるＤラッチ回路11、12、13を順に並べたものを1nと
して、また、図３におけるＲＳラッチ回路31、32、33を
順に並べたものを3nとして表示している。

【００２１】Ｄラッチ回路1nには、入力データY1、デー
タ・ブロックの入力の終了を表示するデータ・ブロック
入力終了信号Y2およびエラーが発生したデータ・ブロッ
クを表示する入力データ・ブロック・エラー信号Y3が入
力され、それぞれ、出力データy1、データ・ブロック出
力終了信号y2および出力データ・ブロック・エラー信号
y3として出力される。これらの３種の信号は、図３にお
ける信号Ｙを構成している。

【００２２】一方、ＲＳラッチ回路3nのデータは、Ｄラ
ッチ回路1nにデータが記憶されているかどうかを示して
いる。

【００２３】図４において、Ｄラッチ回路1nには、すで
にデータ・ブロックＡ、Ｂが格納されており、データ・
ブロックＣが入力中である。

【００２４】データ・ブロックＡは、データA1〜A12か
ら成るが、データA1〜A7は、既に読み出されている。１
２個目のデータA12と同時に書き込まれたデータ・ブロ
ック入力終了信号Y2は、１となっており、これによっ
て、１２個目のデータA12がデータ・ブロックＡの最後
のデータであることを示している。

【００２５】また、データ・ブロックＢは、８個のデー
タB1〜B8から成り、８個目のデータB8と同時にデータ・
ブロック入力終了信号Y2に１が書き込まれている。さら
に、８個目のデータB8と同時に書き込まれたデータ・ブ
ロック・エラー信号Y3は、１となっており、データ・ブ
ロックＢがエラーの発生したデータ・ブロックであるこ
とを示している。

【００２６】データ・ブロックＣは、５個のデータが書
き込まれているが、まだ入力中であり、最後のデータは
書き込まれていない。

【００２７】このように、データ・ブロック入力終了信
号Y2を入力データY1と共にＤラッチ回路1nに格納するこ
とによって、読み出し時にデータをデータ・ブロック毎
に区切ることができる。さらに、入力データ・ブロック
・エラー信号Y3を入力データと共にＤラッチ回路1nに格
納することによって、読み出したデータ・ブロックにエ
ラーが発生していることを読み出し側に知らせることが
できる。

【００２８】

【発明が解決しようとする課題】しかし、従来のＦＩＦ
Ｏメモリでは、書き込み中のデータ・ブロックにエラー
が発生した場合に、その処理の仕方に以下の問題があっ
た。

【００２９】説明を容易にするため、従来のＦＩＦＯメ
モリを、ＨＤＬＣ(High Level DataLink Control Proce
dure)フレームを格納する受信バッファに適用した場合
を例に挙げる。

【００３０】ＨＤＬＣパケットの受信バッファに適用さ
れた従来のＦＩＦＯメモリでは、パケットが前記データ
・ブロックに相当する。書き込み中のパケットに発生し
得るエラーとしては、オーバーラン、ＦＣＳ（Frame Ch
eck Sequence)エラー、パケット長異常、アボート等が
あり、これらのエラーは、パケットを途中まで、あるい
は全て受信して、受信バッファに格納してから発生す
る。従来のＦＩＦＯメモリでは、前記エラーが発生した
場合、次の２通りの対応を採ることができる。第１の手
段は、エラーが発生した時点でＦＩＦＯメモリをリセッ
トする方法である。但し、この場合には、エラーを起こ
したパケットだけでなくＦＩＦＯメモリに格納されてい
る全てのパケットが廃棄されてしまうという問題があ
る。

【００３１】第２の手段は、入力データ・ブロック・エ
ラー信号を１にすることによって、読み出し側にエラー
の発生したパケットを通知し、そのパケットのデータの
廃棄を読み出し側で行なわせる方法である。この場合、
読み出し側では、該当するパケットを全て読み出してか
らデータを廃棄する必要があるため、読み出し動作が無
駄になるという問題がある。さらに、Ｄラッチ回路を使
用してエラーを通知するため、その分、Ｄラッチ回路の
容量を大きくしなければならないという問題がある。

【００３２】本発明は、このような従来のＦＩＦＯメモ
リが持つ問題点を解決するものであり、無駄な読み出し
を行なうことなく、エラーを起こしたデータ・ブロック
だけを廃棄することができるＦＩＦＯメモリを提供する
ことを目的としている。

【００３３】

【課題を解決するための手段】そこで、本発明では、入
力されたデータ・ブロックに含まれる複数のデータを順
に記憶するために直列に接続された複数のデータ記憶手
段と、データ記憶手段間の前記データのシフトを制御す
る制御手段とを備えたＦＩＦＯメモリにおいて、データ
記憶手段の各々に記憶するデータに関して「エラーの無
いデータ・ブロックに含まれるデータ」と「入力中のデ
ータ・ブロックに含まれるデータ」との別を記憶する有
効データ記憶表示手段と、エラーの発生を示す信号に応
じて、データ記憶手段に記憶された「入力中のデータ・
ブロックに含まれるデータ」を廃棄する制御手段とを設
けている。

【００３４】

【作用】そのため、各データ記憶手段が記憶するデータ
に関して、「エラーの無いデータ・ブロックに含まれる
データ」であるか、または「入力中のデータ・ブロック
に含まれるデータ」であるかが有効データ記憶表示手段
によって区別されており、エラーが発生した場合には、
データ記憶手段が記憶する「入力中のデータ・ブロック
に含まれるデータ」だけが廃棄され、「エラーの無いデ
ータ・ブロックに含まれるデータ」は、データ記憶手段
に記憶され続ける。

【００３５】

【実施例】本発明の実施例におけるＦＩＦＯメモリは、
図１に示すように、１ビットまたは複数ビットのデータ
を記憶するＤラッチ回路11、12、13と、Ｄラッチ回路1
1、12、13に記憶するデータがエラーの無いデータ・ブ
ロックに含まれるデータであるかどうかを示すセット付
Ｄラッチ回路21、22、23と、これらのＤラッチ回路およ
びセット付Ｄラッチ回路の制御回路を形成するＮＡＮＤ
回路51、52、53、71、72、73、81、82、83、Ｄフリップ
・フロップ回路41、42、43、ＲＳラッチ回路31、32、33
およびＮＯＲ回路61、62、63とにより１段分のメモリ回
路が構成され、このメモリ回路が複数段（図１では３
段）接続されている。

【００３６】このＦＩＦＯメモリは、従来のＦＩＦＯメ
モリ（図３）と比べて、ＲＳラッチ回路31、32、33のリ
セット（−Ｒ）端子に、ＮＯＲ回路61、62、63を介し
て、信号が加えられている点、およびセット付Ｄラッチ
回路21、22、23を具備している点において相違してい
る。

【００３７】前者の相違点であるＲＳラッチ回路31、3
2、33のリセット端子の入力について見ると、前記ＲＳ
ラッチ回路のリセット端子に接続するＮＯＲ回路61、6
2、63の一方の入力は、後段Ｄフリップ・フロップ回路4
2、43のＱ出力（またはＺ入力）であり、これは従来の
ＦＩＦＯメモリにおける前記リセット端子への入力と変
わりがない。ＮＯＲ回路61、62、63の他方には、入力デ
ータ・ブロック・エラー信号である入力ＥＲＲとセット
付Ｄラッチ回路21、22、23のＱ出力の反転信号とを入力
とするＮＡＮＤ回路81、82、83の出力が入力される。

【００３８】この入力ＥＲＲは、初期状態ではロウレベ
ルであり、エラーが発生したときにハイレベルとなる。
したがって、エラーの発生の無いときは、ＮＡＮＤ回路
81、82、83の出力は、ハイレベルであり、ＮＯＲ回路6
1、62、63の出力は、後段Ｄフリップ・フロップ回路4
2、43のＱ出力（またはＺ入力）だけに依存する。つま
り、エラーの発生が無い場合のＲＳラッチ回路31、32、
33のリセット端子に加わる信号は、従来のＦＩＦＯメモ
リのそれと変わりが無い。

【００３９】また、後者の相違点であるセット付Ｄラッ
チ回路21、22、23の動作について見ると、このセット付
Ｄラッチ回路のＤ端子には、入力Ｖが印加され、−Ｇ端
子には、Ｄラッチ回路11、12、13の−Ｇ端子と同様、Ｄ
フリップ・フロップ回路41、42、43のＱ出力が加えられ
る。更に、セット（−Ｓ）端子には、データ・ブロック
入力終了信号である入力ＥＮＤとＲＳラッチ回路31、3
2、33のＱ出力とを入力とするＮＡＮＤ回路71、72、73
の出力が加えられる。

【００４０】入力Ｖは、初段のセット付Ｄラッチ回路21
に対して、常にロウレベルが入力される。一方、入力Ｅ
ＮＤは、Ｙ信号に含まれるデータ・ブロック入力終了信
号と同じものであって、初期状態においてロウレベルで
あるが、データ・ブロックの最後のデータの入力時にハ
イレベルとなる。したがって、ＮＡＮＤ回路71、72、73
の出力は、ＲＳラッチ回路31、32、33がセットされ、か
つ、データ・ブロック入力終了信号が加えられたときに
のみ、つまり、Ｄラッチ回路11、12、13にデータ・ブロ
ックの全てのデータがエラー無く格納されたときにのみ
ロウレベルとなる。セット付Ｄラッチ回路21、22、23の
セット端子にロウレベルが加えられると、セット付Ｄラ
ッチ回路21、22、23はセットされ、Ｄ端子に加えられる
信号の如何に拘わらず、Ｑ出力はハイレベルとなる。

【００４１】このように、セット付Ｄラッチ回路21、2
2、23は、Ｄラッチ回路11、12、13にエラーの無い有効
なデータ・ブロックのデータを記憶し終えたときにのみ
ハイレベルをＱ出力することになる。

【００４２】このＦＩＦＯメモリの動作について説明す
る。Ｄラッチ回路11、12、13、ＲＳラッチ回路31、32、
33およびＤフリップ・フロップ回路41、42、43の初期状
態は、従来のＦＩＦＯメモリと同じであり、Ｄラッチ回
路11、12、13には、全段にデータが格納されておらず、
ＲＳラッチ回路31、32、33はリセット状態（Ｑ出力はロ
ウレベル）であり、Ｄフリップ・フロップ回路41、42、
43はセット状態（Ｑ出力はハイレベル）である。

【００４３】また、入力Ｘはロウレベル、入力Ｚはハイ
レベルであって、やはり、従来のＦＩＦＯメモリと変わ
りがない。

【００４４】したがって、ファーストイン・ファースト
アウト動作の内、書き込み時の動作に関しては、ＥＲＲ
信号が入力しない限り、Ｄラッチ回路11、12、13、ＲＳ
ラッチ回路31、32、33、Ｄフリップ・フロップ回路41、
42、43およびＮＡＮＤ回路51、52、53は、従来のＦＩＦ
Ｏメモリと同じように動作し、信号線Ｙから入力するデ
ータを順次後段のＤラッチ回路に送り、最後段のＤラッ
チ回路13から順番にデータを蓄積していく。

【００４５】また、データを蓄積したＤラッチ回路13と
同じ段のＲＳラッチ回路33は、セット状態を維持し、Ｑ
出力はハイレベルに保たれる。ＲＳラッチ回路のＱ出力
がハイレベルを保つ限り、Ｄラッチ回路はイネーブル状
態にならないので、データは蓄積され続ける。

【００４６】また、セット付Ｄラッチ回路21、22、23
は、Ｄラッチ回路11、12、13と同じタイミングでイネー
ブルおよびディスエーブルとなって、信号線Ｖから入力
する信号を後段へと転送する。そのため、セット付Ｄラ
ッチ回路21、22、23には、同一段のＤラッチ回路11、1
2、13に蓄積されたデータに対応する入力Ｖの信号が蓄
積されるが、この蓄積される信号は、初段のセット付Ｄ
ラッチ回路21に加えられる入力Ｖがロウレベルであるた
め、入力ＥＮＤがハイレベルにならない限り、ロウレベ
ルである。

【００４７】また、ファーストイン・ファーストアウト
動作の内、読み出し時の動作についても、従来のＦＩＦ
Ｏメモリのそれと同じであり、最後段のＤラッチ回路13
のデータが読み出されると、第２段のＤラッチ回路12に
蓄積されているデータが最後段のＤラッチ回路13に、ま
た、第１段のＤラッチ回路11に蓄積されているデータが
第２段のＤラッチ回路12に、それぞれ、転送される。

【００４８】このとき、セット付Ｄラッチ回路21、22、
23に蓄積された信号も、同一段のＤラッチ回路11、12、
13のデータと同じタイミングで転送される。

【００４９】次に、入力中のデータ・ブロックの入力が
終了した場合の動作について説明する。図１に示すＦＩ
ＦＯメモリにおいて、第２段と第３段に入力中のデータ
・ブロックのデータが格納され、第１段には、未だデー
タが格納されていないものと仮定する。したがって、Ｒ
Ｓラッチ回路31はリセット状態（Ｑ出力はロウレベル）
で、ＲＳラッチ回路32、33はセット状態（Ｑ出力はハイ
レベル）である。

【００５０】このとき、入力ＥＮＤがハイレベルになる
と、ＮＡＮＤ回路71の出力はハイレベルのままである
が、ＮＡＮＤ回路72、73の出力はロウレベルに変わり、
そのため、セット付Ｄラッチ回路22、23がセットされ、
Ｑ出力がハイレベルになる。これによって、第２段と第
３段のＤラッチ回路12、13に格納されたデータは、以
後、エラーのない有効なデータとして記憶される。

【００５１】次に、入力中のデータ・ブロックに何らか
のエラーが発生した場合の動作について説明する。

【００５２】図１に示すＦＩＦＯメモリにおいて、第２
段と第３段にデータ・ブロックのデータが格納されてお
り、第１段には、未だデータが格納されていないものと
仮定する。したがって、ＲＳラッチ回路31はリセット状
態（Ｑ出力はロウレベル）で、ＲＳラッチ回路32、33は
セット状態（Ｑ出力はハイレベル）である。

【００５３】また、Ｄラッチ回路12に格納されているデ
ータは、入力中のデータ・ブロックに属し、Ｄラッチ回
路13に格納されているデータは、エラーなく入力し終え
たデータ・ブロックに属するものとする。したがって、
セット付Ｄラッチ回路21、22はリセット状態（Ｑ出力は
ロウレベル）、セット付Ｄラッチ回路23はセット状態
（Ｑ出力はハイレベル）である。

【００５４】このとき、エラーの発生により入力ＥＲＲ
がハイレベルになると、ＮＡＮＤ回路83では、ハイレベ
ルの出力を維持するが、ＮＡＮＤ回路81、82の出力は、
ロウレベルに変わり、ＮＯＲ回路61、62の出力がロウレ
ベルとなって、ＲＳラッチ回路31、32がリセットされ
る。したがって、Ｄラッチ回路12は、再びイネーブルに
移り得る状態となり、Ｄフリップ・フロップ回路42から
イネーブル信号が−Ｇ端子に入力したとき、格納してい
たデータに代わって新データが取り込まれる（いわゆ
る、重ね書きされる）。そのため、それまで格納してい
たデータは、廃棄されたことになる。

【００５５】しかし、ＲＳラッチ回路33はリセットされ
ないから、Ｄラッチ回路13の記憶するデータは、廃棄さ
れず、そのまま継続して記憶される。

【００５６】次に、実施例のＦＩＦＯメモリに、データ
・ブロックとしてまとまったデータが入力され、記憶さ
れる状況について、図２を用いて説明する。

【００５７】図２には、２４段構成のＦＩＦＯメモリに
データ・ブロックのデータを格納する状況について示し
ており、図１におけるＤラッチ回路11、12、13を順に並
べたものを1nとして、また、セット付Ｄラッチ回路21、
22、23を順に並べたものを2nとして、また、ＲＳラッチ
回路31、32、33を順に並べたものを3nとして表示してい
る。

【００５８】Ｄラッチ回路1nには、図１の信号Ｙを構成
する、入力データY1およびデータ・ブロックの入力の終
了を表示するデータ・ブロック入力終了信号Y2が入力さ
れ、出力データy1およびデータ・ブロック出力終了信号
y2として出力される。

【００５９】図２において、Ｄラッチ回路1nには、すで
にデータ・ブロックＡ、Ｂが格納されており、データ・
ブロックＣが入力中である。データ・ブロックＡは、１
２個のデータA1〜A12からなるが、データA1〜A7は、既
に読み出されている。

【００６０】また、データ・ブロックＢは、８個のデー
タB1〜B8からなる。データ・ブロックＡの１２個目のデ
ータA12およびデータ・ブロックＢの８個目のデータB8
と同時に、データ・ブロックの入力終了を表示するデー
タ・ブロック入力終了信号Y2(＝１)が書き込まれてい
る。データ・ブロックＣは、入力中であるため、データ
・ブロック入力終了信号Y2を伴った最後のデータが未だ
書き込まれていない。

【００６１】このように入力データと共にデータ・ブロ
ックの区切りを示すビットがＤラッチ回路1nに格納され
ているため、読み出し側では、データをデータ・ブロッ
ク毎に区切ることが可能となる。

【００６２】セット付Ｄラッチ回路2nでは、データ・ブ
ロック入力終了信号Y2の書き込まれたデータ・ブロック
のデータに対して、１が書き込まれる。この１の書き込
まれたデータは、エラーが無いことを示している。

【００６３】ＲＳラッチ回路3nのデータは、Ｄラッチ回
路1nにデータが記憶されているかどうかを示している。

【００６４】入力中のデータ・ブロックＣにエラーの発
生したことが通知されると、セット付Ｄラッチ回路2nに
１の書き込まれていないデータ、つまり、入力中のデー
タ・ブロックのデータだけが自動的に廃棄される。

【００６５】このように、実施例のＦＩＦＯメモリで
は、エラーの発生した時に、そのエラーの生じた入力中
のデータ・ブロックのデータだけを、Ｄラッチ回路に格
納することなく、廃棄することができる。

【００６６】したがって、このＦＩＦＯメモリでは、格
納している全てのデータを廃棄したり、読み出し側でエ
ラーデータを読み出した後に廃棄する等の、従来のＦＩ
ＦＯメモリで行なわれている無駄な動作を必要としな
い。また、データのエラーを読み出し側に通知する必要
もないため、Ｄラッチ回路の容量をその分小さくするこ
とができる。

【００６７】なお、セット付Ｄラッチ回路2nでは、エラ
ーの無いデータ・ブロックのデータを表示する代わり
に、逆に、入力中のデータ・ブロックのデータを表示す
るように変更することもできる。

【００６８】また、データ・ブロックの長さが固定長で
ある場合には、データ・ブロック入力終了信号Y2を読み
出し側に通知しなくとも、データ・ブロックの区切りが
分かる。このように、データ・ブロックの区切りを通知
する必要が無い場合には、データ・ブロック入力終了信
号Y2をＤラッチ回路に格納しなくともよい。この場合に
は、Ｄラッチ回路の容量を更に小さくすることができ
る。

【００６９】

【発明の効果】以上の実施例の基づく説明から明らかな
ように、本発明のＦＩＦＯメモリでは、エラーが発生し
たデータ・ブロックに対する処理を極めて効率的に行な
うことができる。エラー・データ・ブロックを読み出し
た後に廃棄する従来のＦＩＦＯメモリと比べて、読み出
し側の負担を軽減することができ、また、エラーを通知
する必要がないため、データ記憶手段の記憶容量を小さ
くすることができる。

【図面の簡単な説明】

【図１】本発明のＦＩＦＯメモリの一実施例を示す構成
図、

【図２】本発明の実施例におけるデータ格納例、

【図３】従来のＦＩＦＯメモリの一例を示す構成図、

【図４】従来のＦＩＦＯメモリのデータ格納例、

【図５】従来のＦＩＦＯメモリの書き込み時(ａ)および
読み出し時(ｂ)の動作を説明する波形図である。

【符号の説明】

11、12、13、1n Ｄラッチ回路 21、22、23，2n セット付Ｄラッチ回路 31、32、33，3n ＲＳラッチ回路 41、42、43 Ｄフリップ・フロップ回路 51、52、53、71、72、73、81、82、83 ＮＡＮＤ回路 61、62、63 ＮＯＲ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力されたデータ・ブロックに含まれる
   複数のデータを順に記憶するために直列に接続された複
   数のデータ記憶手段と、該データ記憶手段間の前記デー
   タのシフトを制御する制御手段とを備えたＦＩＦＯメモ
   リにおいて、前記データ記憶手段の各々に記憶するデー
   タに関してエラーの無いデータ・ブロックに含まれるデ
   ータと入力中のデータ・ブロックに含まれるデータとの
   別を記憶する有効データ記憶表示手段と、エラーの発生
   を示す信号に応じて、前記データ記憶手段に記憶された
   前記入力中のデータ・ブロックに含まれるデータを廃棄
   する制御手段とを設けたことを特徴とするＦＩＦＯメモ
   リ。