JPH0448488A - 先入れ先出しメモリ回路 - Google Patents
先入れ先出しメモリ回路Info
- Publication number
- JPH0448488A JPH0448488A JP2155864A JP15586490A JPH0448488A JP H0448488 A JPH0448488 A JP H0448488A JP 2155864 A JP2155864 A JP 2155864A JP 15586490 A JP15586490 A JP 15586490A JP H0448488 A JPH0448488 A JP H0448488A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control signal
- shift register
- write
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は先入れ先出しメモリ回路に関する。
コンピュータ等の各種制御回路のバッファメモリとして
先入れ先出しメモリ回路（ＦＩＦ○：Ｆｉｒｓｔ Ｉｎ
Ｆｉｒｓｔ Ｏｕｔ ｍｅｍｏｒｙ） が使用され
ている。従来の先入れ先出しメモリ回路の一例（特願昭
６ｌ−２８４８１８）を第２図に示す。
先入れ先出しメモリ回路（ＦＩＦ○：Ｆｉｒｓｔ Ｉｎ
Ｆｉｒｓｔ Ｏｕｔ ｍｅｍｏｒｙ） が使用され
ている。従来の先入れ先出しメモリ回路の一例（特願昭
６ｌ−２８４８１８）を第２図に示す。
第２図において、１はデータを収容するｎピッとのデー
タ用シフトレジスタである。２はこのデータ用シフトレ
ジスタ１を構成する個々のレジスタで、外部入力端子り
と、データラッチ用クロック端子ＬＣＫと、読み出し後
にデータをシフトさせるデータシフト用クロック端子Ｓ
ＣＫと、データを出力する端子Ｑとを有する。３は外部
からのデータを入力するデータ入力端子であり、４はデ
ータラッチ用クロックが入力される書込み制御端子であ
る。また、５はデータを読み出すためのクロックを入力
する読出し制御端子、６はデータを読み出すデータ出力
端子である。
タ用シフトレジスタである。２はこのデータ用シフトレ
ジスタ１を構成する個々のレジスタで、外部入力端子り
と、データラッチ用クロック端子ＬＣＫと、読み出し後
にデータをシフトさせるデータシフト用クロック端子Ｓ
ＣＫと、データを出力する端子Ｑとを有する。３は外部
からのデータを入力するデータ入力端子であり、４はデ
ータラッチ用クロックが入力される書込み制御端子であ
る。また、５はデータを読み出すためのクロックを入力
する読出し制御端子、６はデータを読み出すデータ出力
端子である。
７はポインタ用シフトレジスタ、８はデータが空である
ことを示すエンプティ（ＥＭＰＴＹ）端子、９はデータ
の入る余地のないことを示すフル（ＦＵＬＬ）端子であ
る。このポインタ用シフトレジスタ７はエンプティ端子
８とフル端子９とのデータを共用するため、（ｎ＋１）
ビット構成としている。また、ポインタ用シフトレジス
タ７の初期値は、（０，Ｏ，・・・Ｏ，０，１）（ｎ＋
１ビット）となっておりデータの中の“１“°がデータ
用シフトレジスタ１の各レジスタ２と対応して、次に入
力されるデータのポイントを示す、ゆえにこのポインタ
用シフトレジスタ７内に”１”は一箇所のみ存在する。
ことを示すエンプティ（ＥＭＰＴＹ）端子、９はデータ
の入る余地のないことを示すフル（ＦＵＬＬ）端子であ
る。このポインタ用シフトレジスタ７はエンプティ端子
８とフル端子９とのデータを共用するため、（ｎ＋１）
ビット構成としている。また、ポインタ用シフトレジス
タ７の初期値は、（０，Ｏ，・・・Ｏ，０，１）（ｎ＋
１ビット）となっておりデータの中の“１“°がデータ
用シフトレジスタ１の各レジスタ２と対応して、次に入
力されるデータのポイントを示す、ゆえにこのポインタ
用シフトレジスタ７内に”１”は一箇所のみ存在する。
さらに、左シフト、右シフト時にはそれぞれ右端、左端
から“０”が追加される。
から“０”が追加される。
１０はポインタ用シフトレジスタ７を構成する個々のレ
ジスタで、左シフト用クロック端子ＳＬＣと、右シフト
用クロック端子ＳＲＣと、データを出力する端子Ｑとを
有する。そして１１はアンド回路で、書込み制御端子４
からクロック信号が入力されたときポインタ用シフトレ
ジスタ７の指示するレジスタ２にデータラッチ用信号を
出力する。
ジスタで、左シフト用クロック端子ＳＬＣと、右シフト
用クロック端子ＳＲＣと、データを出力する端子Ｑとを
有する。そして１１はアンド回路で、書込み制御端子４
からクロック信号が入力されたときポインタ用シフトレ
ジスタ７の指示するレジスタ２にデータラッチ用信号を
出力する。
上述した従来の先入れ先出しメモリ回路は、書込みと読
出しとにおいて、一つのデータ用シフトレジスタの動作
でデータのやりとりが行われるため、書込みと読出しと
が競合した場合にデータロードとシフト動作が同時に行
なわれることになり、書き込まれたデータが保障されな
いという欠点がある。
出しとにおいて、一つのデータ用シフトレジスタの動作
でデータのやりとりが行われるため、書込みと読出しと
が競合した場合にデータロードとシフト動作が同時に行
なわれることになり、書き込まれたデータが保障されな
いという欠点がある。
本発明の先入れ先出しメモリ回路は、少なくとも一方向
にシフト可能な複数のレジスタからなり任意の位置のレ
ジスタにデータの書込みが可能なデータ用シフトレジス
タと、少なくとも前記データ用シフトレジスタと同数の
レジスタからなり両方向にシフト可能なポインタ用シフ
トレジスタとを備え、書込み制御信号の入力時に前記ポ
インタ用レジスタの指示する位置の前記データ用シフト
レジスタのレジスタにデータを書込み、読出し制御信号
の入力時に前記データ用シフトレジスタをシフトさせデ
ータを読出す先入れ先出しメモリ回路において、前記書
込み制御信号及び前記読出し制御信号それぞれの後縁部
分で動作する前記データ用シフトレジスタと、前記書込
み制御信号及び前記読出し制御信号を監視し同時に入力
されたことを検出すると少なくとも前記書込み制御信号
の後縁部分を検出し前記データ用シフトレジスタへのデ
ータ書込みが終了するまで前記読出し制御信号を保持す
る書込み優先回路とを備えている。
にシフト可能な複数のレジスタからなり任意の位置のレ
ジスタにデータの書込みが可能なデータ用シフトレジス
タと、少なくとも前記データ用シフトレジスタと同数の
レジスタからなり両方向にシフト可能なポインタ用シフ
トレジスタとを備え、書込み制御信号の入力時に前記ポ
インタ用レジスタの指示する位置の前記データ用シフト
レジスタのレジスタにデータを書込み、読出し制御信号
の入力時に前記データ用シフトレジスタをシフトさせデ
ータを読出す先入れ先出しメモリ回路において、前記書
込み制御信号及び前記読出し制御信号それぞれの後縁部
分で動作する前記データ用シフトレジスタと、前記書込
み制御信号及び前記読出し制御信号を監視し同時に入力
されたことを検出すると少なくとも前記書込み制御信号
の後縁部分を検出し前記データ用シフトレジスタへのデ
ータ書込みが終了するまで前記読出し制御信号を保持す
る書込み優先回路とを備えている。
また、上記構成において、前記データ用シフトレジスタ
が前記書込み制御信号及び前記読出し制御信号それぞれ
の立上り時に動作し、前記書込み優先回路が、前記書込
み制御信号及び前記読出し制御信号を入力とするノア回
路と、前記ノア回路の出力をセット入力とし前記書込み
制御信号をリセット入力とするＲＳフリップフロップと
、前記ＲＳフリップフロップの８カの反転信号と前記読
出し制御信号とを入力とし出力を前記データ用メモリの
読出し制御信号とするアンド回路とからなる構成とする
こともできる。
が前記書込み制御信号及び前記読出し制御信号それぞれ
の立上り時に動作し、前記書込み優先回路が、前記書込
み制御信号及び前記読出し制御信号を入力とするノア回
路と、前記ノア回路の出力をセット入力とし前記書込み
制御信号をリセット入力とするＲＳフリップフロップと
、前記ＲＳフリップフロップの８カの反転信号と前記読
出し制御信号とを入力とし出力を前記データ用メモリの
読出し制御信号とするアンド回路とからなる構成とする
こともできる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。同図に
おいて、データ用シフトレジスタ１〜アンド回路１１ま
での回路は第２図に示す従来の回路と同じものであり、
説明は省略する。ノア（ＮＯＲ）回路１２．ＲＳフリッ
プフロップ１３及びアンド（ＡＮＤ）回路１４が新たに
付加した書込み優先回路である。
おいて、データ用シフトレジスタ１〜アンド回路１１ま
での回路は第２図に示す従来の回路と同じものであり、
説明は省略する。ノア（ＮＯＲ）回路１２．ＲＳフリッ
プフロップ１３及びアンド（ＡＮＤ）回路１４が新たに
付加した書込み優先回路である。
次に、動作を説明する。
初めに、競合動作がない場合の動作を述べる。
データを書き込むためにはデータ入力端子３にデータを
入力するとともに書込み制御端子４を“Ｏ”→“１″に
立ち上げる。データ入力端子３より入ったデータはポイ
ンタ用シフトレジスタ７の指示するデータ用シフトレジ
スタ１の所定の位置のレジスタ２に格納される。また書
込み制御端子の立下がりでポインタ用シフトレジスタ７
は左シフトし、次に入るデータに備える。データを読出
すためには、データ出力端子６に先頭のデータが常に出
ているのでそれを読出せばよい、また読出し制御端子５
の立上りによりデータ用シフトレジスタ１およびポイン
タ用シフトレジスタ７はともに右シフトし、データ出力
端子６には次のデータが現われる。またエンプティ端子
８に“１”が出力されているときは先入れ先出しメモリ
回路が空である状態を、フル端子９に“１”が出力され
ているときは先入れ先出しメモリ回路が満杯であること
を示している。
入力するとともに書込み制御端子４を“Ｏ”→“１″に
立ち上げる。データ入力端子３より入ったデータはポイ
ンタ用シフトレジスタ７の指示するデータ用シフトレジ
スタ１の所定の位置のレジスタ２に格納される。また書
込み制御端子の立下がりでポインタ用シフトレジスタ７
は左シフトし、次に入るデータに備える。データを読出
すためには、データ出力端子６に先頭のデータが常に出
ているのでそれを読出せばよい、また読出し制御端子５
の立上りによりデータ用シフトレジスタ１およびポイン
タ用シフトレジスタ７はともに右シフトし、データ出力
端子６には次のデータが現われる。またエンプティ端子
８に“１”が出力されているときは先入れ先出しメモリ
回路が空である状態を、フル端子９に“１”が出力され
ているときは先入れ先出しメモリ回路が満杯であること
を示している。
次に、書込みと読出しとの競合がある場合の動作を述べ
る。書込み、読出しの両動作ともに立上り動作であるた
め、書込み制御端子４の書込み制御信号Ｓｗ及び読出し
制御端子５の読出し制御信号Ｓｒの両信号がどちらも“
０”になったときが、次に競合が起こる可能性のある条
件であり、この条件をノア回路１２で検出してＲＳフリ
ップフロップ１３をセットする。ＲＳフリップフロップ
１３のＱ出力“１”を反転入力することにより読出し制
御信号Ｓｒがアンド回路１４で抑えられ、データ用シフ
トレジスタ１及びポインタ用シフトレジスタ７の読出し
制御信号Ｓｒ２が“０”のまま保持される。書込み制御
信号Ｓｗが立ち上がりデータが書込まれた後、ＲＳＳフ
リップフロラ１１がリセットされアンド回路１４のゲー
トをはずす、もし読出し制御端子５の読出し制御信号Ｓ
ｒがまだ“′０°“であったらそのまま保持され、“１
”であったらシフトレジスタ全体が１ビツト出力側にシ
フトする。
る。書込み、読出しの両動作ともに立上り動作であるた
め、書込み制御端子４の書込み制御信号Ｓｗ及び読出し
制御端子５の読出し制御信号Ｓｒの両信号がどちらも“
０”になったときが、次に競合が起こる可能性のある条
件であり、この条件をノア回路１２で検出してＲＳフリ
ップフロップ１３をセットする。ＲＳフリップフロップ
１３のＱ出力“１”を反転入力することにより読出し制
御信号Ｓｒがアンド回路１４で抑えられ、データ用シフ
トレジスタ１及びポインタ用シフトレジスタ７の読出し
制御信号Ｓｒ２が“０”のまま保持される。書込み制御
信号Ｓｗが立ち上がりデータが書込まれた後、ＲＳＳフ
リップフロラ１１がリセットされアンド回路１４のゲー
トをはずす、もし読出し制御端子５の読出し制御信号Ｓ
ｒがまだ“′０°“であったらそのまま保持され、“１
”であったらシフトレジスタ全体が１ビツト出力側にシ
フトする。
なお、本先入れ先出しメモリ回路のデータを横に拡げて
多ビツト構成にすることも可能であり、この時もポイン
タ用シフトレジスタ７は１ビツトですませることができ
る。
多ビツト構成にすることも可能であり、この時もポイン
タ用シフトレジスタ７は１ビツトですませることができ
る。
以上説明したように本発明の先入れ先出しメモリ回路は
、書込み優先回路を組込み、読出し時に書込み中であっ
たら書込み終了まで読出しデータの更新すなわち、シフ
トレジスタのシフト動作を行なわずデータロードのみを
行ない、書込み終了を待って読出しデータの更新すなわ
ちシフトレジスタのシフトを行なうことにより、書込み
と読出しとの競合を防止しデータの信頼性を向上するこ
とができる効果がある。
、書込み優先回路を組込み、読出し時に書込み中であっ
たら書込み終了まで読出しデータの更新すなわち、シフ
トレジスタのシフト動作を行なわずデータロードのみを
行ない、書込み終了を待って読出しデータの更新すなわ
ちシフトレジスタのシフトを行なうことにより、書込み
と読出しとの競合を防止しデータの信頼性を向上するこ
とができる効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
の先入れ先出しメモリ回路のブロック図である。 １・・・データ用シフトレジスタ、３・・・データ入力
端子、４・・・書込み制御端子、５・・・読出し制御端
子、６・・・データ出力端子、７・・・ポインタ用シフ
トレジスタ、８・・・エンプティ端子、９・・・フル端
子、１２・・・ノア回路、１３・・・ＲＳフリップフロ
ップ、１４・・・アンド回路。
の先入れ先出しメモリ回路のブロック図である。 １・・・データ用シフトレジスタ、３・・・データ入力
端子、４・・・書込み制御端子、５・・・読出し制御端
子、６・・・データ出力端子、７・・・ポインタ用シフ
トレジスタ、８・・・エンプティ端子、９・・・フル端
子、１２・・・ノア回路、１３・・・ＲＳフリップフロ
ップ、１４・・・アンド回路。
Claims (1)
- 【特許請求の範囲】 １、少なくとも一方向にシフト可能な複数のレジスタか
らなり任意の位置のレジスタにデータの書込みが可能な
データ用シフトレジスタと、少なくとも前記データ用シ
フトレジスタと同数のレジスタからなり両方向にシフト
可能なポインタ用シフトレジスタとを備え、書込み制御
信号の入力時に前記ポインタ用レジスタの指示する位置
の前記データ用シフトレジスタのレジスタにデータを書
込み、読出し制御信号の入力時に前記データ用シフトレ
ジスタをシフトさせデータを読出す先入れ先出しメモリ
回路において、前記書込み制御信号及び前記読出し制御
信号それぞれの後縁部分で動作する前記データ用シフト
レジスタと、前記書込み制御信号及び前記読出し制御信
号を監視し同時に入力されたことを検出すると少なくと
も前記書込み制御信号の後縁部分を検出し前記データ用
シフトレジスタへのデータ書込みが終了するまで前記読
出し制御信号を保持する書込み優先回路とを備えたこと
を特徴とする先入れ先出しメモリ回路。 ２、前記データ用シフトレジスタが前記書込み制御信号
及び前記読出し制御信号それぞれの立上り時に動作し、
前記書込み優先回路が、前記書込み制御信号及び前記読
出し制御信号を入力とするノア回路と、前記ノア回路の
出力をセット入力とし前記書込み制御信号をリセット入
力とするＲＳフリップフロップと、前記ＲＳフリップフ
ロップの出力の反転信号と前記読出し制御信号とを入力
とし出力を前記データ用メモリの読出し制御信号とする
アンド回路とからなるこを特徴とする請求項１記載の先
入れ先出しメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155864A JPH0448488A (ja) | 1990-06-14 | 1990-06-14 | 先入れ先出しメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155864A JPH0448488A (ja) | 1990-06-14 | 1990-06-14 | 先入れ先出しメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448488A true JPH0448488A (ja) | 1992-02-18 |
Family
ID=15615176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155864A Pending JPH0448488A (ja) | 1990-06-14 | 1990-06-14 | 先入れ先出しメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448488A (ja) |
-
1990
- 1990-06-14 JP JP2155864A patent/JPH0448488A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2916045B2 (ja) | Ｆｉｆｏモジュール | |
| JPH0612863A (ja) | デュアルポートｄｒａｍ | |
| JPH02273856A (ja) | システムバス制御方法 | |
| JPH0391188A (ja) | Ｆｉｆｏメモリ | |
| JPH0448488A (ja) | 先入れ先出しメモリ回路 | |
| JPH057738B2 (ja) | ||
| US6292861B1 (en) | Processor having interface with bus arbitration circuit | |
| JP3568384B2 (ja) | メモリアクセス回路 | |
| KR930003994B1 (ko) | 데이터 인터페이스회로 | |
| JP2760742B2 (ja) | ビット数の異なるデータバスの接続装置 | |
| JP3285240B2 (ja) | ２ポートデータ保証の調停回路 | |
| JP2005174090A (ja) | データ転送回路 | |
| KR950014159B1 (ko) | 선입선출(fifo) 레지스터 제어방법 | |
| JPH0573799U (ja) | 先入れ先出しメモリ装置 | |
| JPH04333950A (ja) | 情報処理システム | |
| JPH03100851A (ja) | 先入れ先出し記憶装置 | |
| JPH0523450B2 (ja) | ||
| JPS63155497A (ja) | 半導体記憶装置 | |
| JPS6219945A (ja) | 記憶装置 | |
| JPH0376557B2 (ja) | ||
| JPH04354045A (ja) | メモリ回路 | |
| JPS61128342A (ja) | シリアルスキヤン制御方式 | |
| JPH0380354A (ja) | パラレルインターフェース | |
| JPH03265952A (ja) | 画像表示制御装置 | |
| JPH1141296A (ja) | シリアルデータ送信回路 |