JPH0720142B2 - シリアルインタフェース回路 - Google Patents
シリアルインタフェース回路Info
- Publication number
- JPH0720142B2 JPH0720142B2 JP1110206A JP11020689A JPH0720142B2 JP H0720142 B2 JPH0720142 B2 JP H0720142B2 JP 1110206 A JP1110206 A JP 1110206A JP 11020689 A JP11020689 A JP 11020689A JP H0720142 B2 JPH0720142 B2 JP H0720142B2
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- Japan
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- serial
- counter
- register
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルインタフェース回路、特にマイクロコ
ンピュータに内臓するクロック同期式のシリアルインタ
フェース回路に関する。
ンピュータに内臓するクロック同期式のシリアルインタ
フェース回路に関する。
従来のこの種のシリアルインタフェース回路の代表的な
ブロック図を第３図に、また、動作時のタイミングチャ
ートを第４図に示す。
ブロック図を第３図に、また、動作時のタイミングチャ
ートを第４図に示す。
第３図に示すように、従来のクロック同期式のシリアル
インタフェース回路は、外部からシリアルデータを入力
するシリアルデータ入力端子11、例えば８ビットからな
る送信データ及び受信データのそれぞれの書込み及び読
出しが行なわれるシフトレジスタ12、シリアル送信デー
タを１ビットずつラッチするシリアルデータ出力ラッチ
回路13、外部へシリアルデータを出力するシリアルデー
タ出力端子14、送信および受信クロックの入出力端子で
あるシリアルクロック入出力端子15、受信シリアルクロ
ックをカウントする３ビットのシリアルクロックカウン
タ16、シリアルクロックカウンタ16がシリアルクロック
を８発カウントし、オーバフローしたことを検知して割
込み信号1aを発生する割込み信号発生回路17、内部クロ
ック1bまたは外部クロック1cのシリアルクロックの選択
を行うクロック選択回路18、８発のシリアルクロック出
力を行うシリアルクロック制御回路19、および内部バス
20により構成される。
インタフェース回路は、外部からシリアルデータを入力
するシリアルデータ入力端子11、例えば８ビットからな
る送信データ及び受信データのそれぞれの書込み及び読
出しが行なわれるシフトレジスタ12、シリアル送信デー
タを１ビットずつラッチするシリアルデータ出力ラッチ
回路13、外部へシリアルデータを出力するシリアルデー
タ出力端子14、送信および受信クロックの入出力端子で
あるシリアルクロック入出力端子15、受信シリアルクロ
ックをカウントする３ビットのシリアルクロックカウン
タ16、シリアルクロックカウンタ16がシリアルクロック
を８発カウントし、オーバフローしたことを検知して割
込み信号1aを発生する割込み信号発生回路17、内部クロ
ック1bまたは外部クロック1cのシリアルクロックの選択
を行うクロック選択回路18、８発のシリアルクロック出
力を行うシリアルクロック制御回路19、および内部バス
20により構成される。
第４図を参照してシリアルデータ受信および送信時の動
作を説明する。受信時は、シリアルクロック入出力端子
15から入力されるシリアルクロック（第４図1c）に同期
して、シリアルデータ入力端子11からのシリアルデータ
DI0〜７（第４図1f）を１ビットずつシフトしてシフト
レジスタ12に取込む。また同時に、シリアルクロックカ
ウンタ16がシリアルクロックを８発までカウントすると
オーバフロー信号1dを発生する。これを検知して割込み
信号発生回路17が割込み信号1aを発生する。送信時は、
シフタレジスタ12に書込まれたシリアルデータDO0〜７
（第４図1g）が、シリアルクロック制御回路19から出力
されるシリアルクロック1cに同期して１ビットずつシフ
トしてシリアルデータ出力端子14から出力される。受信
時と同様にシリアルクロックカウンタ16がシリアルクロ
ック1cを８発までカウントするとオーバフロー信号1dを
発生する。これを検知して割込み信号発生回路17が割込
み信号1aを発生する。
作を説明する。受信時は、シリアルクロック入出力端子
15から入力されるシリアルクロック（第４図1c）に同期
して、シリアルデータ入力端子11からのシリアルデータ
DI0〜７（第４図1f）を１ビットずつシフトしてシフト
レジスタ12に取込む。また同時に、シリアルクロックカ
ウンタ16がシリアルクロックを８発までカウントすると
オーバフロー信号1dを発生する。これを検知して割込み
信号発生回路17が割込み信号1aを発生する。送信時は、
シフタレジスタ12に書込まれたシリアルデータDO0〜７
（第４図1g）が、シリアルクロック制御回路19から出力
されるシリアルクロック1cに同期して１ビットずつシフ
トしてシリアルデータ出力端子14から出力される。受信
時と同様にシリアルクロックカウンタ16がシリアルクロ
ック1cを８発までカウントするとオーバフロー信号1dを
発生する。これを検知して割込み信号発生回路17が割込
み信号1aを発生する。
割込み信号1aによって中央処理装置（以下CPUという）
が割込み処理ルーチンに入り、CPUは内部バス20を経由
してシフトレジスタ12の値をリードするか、またはシフ
トレジスタ12にデータを書込む等のソフトウェア処理を
行い、元の命令ルーチンに戻る。
が割込み処理ルーチンに入り、CPUは内部バス20を経由
してシフトレジスタ12の値をリードするか、またはシフ
トレジスタ12にデータを書込む等のソフトウェア処理を
行い、元の命令ルーチンに戻る。
以上が従来のクロック同期式のシリアルインタフェース
を内蔵したマイクロコンピュータにおける１フレームの
シリアルデータ受信および送信時の一連の動作である。
を内蔵したマイクロコンピュータにおける１フレームの
シリアルデータ受信および送信時の一連の動作である。
上述した従来のクロック同期式のシリアルインタフェー
ス回路は、シリアルデータを格納するレジスタとしてシ
フトルジスタを１つ有しているのみであるので、シリア
ルデータ受信時には、次のシリアルデータの受信が行わ
れる前にシフトレジスタのデータを他のレジスタやメモ
リに書込まなければならない。またシリアルデータ送信
時には１フレームのシリアルデータの送信ごとにシフト
レジスタにデータを書込まなければならない。従って、
１つのフレームのシリアルデータの受信または送信の終
了ごとに割込み信号を発生し、CPUが書込み処理に入っ
て所定のソフトウェア処理を行い、元の命令ルーチンに
戻るという動作を繰り返している。このため、頻繁にシ
リアルデータの転送が行われると、CPUにかかる負担が
大きくなるという問題を有している。
ス回路は、シリアルデータを格納するレジスタとしてシ
フトルジスタを１つ有しているのみであるので、シリア
ルデータ受信時には、次のシリアルデータの受信が行わ
れる前にシフトレジスタのデータを他のレジスタやメモ
リに書込まなければならない。またシリアルデータ送信
時には１フレームのシリアルデータの送信ごとにシフト
レジスタにデータを書込まなければならない。従って、
１つのフレームのシリアルデータの受信または送信の終
了ごとに割込み信号を発生し、CPUが書込み処理に入っ
て所定のソフトウェア処理を行い、元の命令ルーチンに
戻るという動作を繰り返している。このため、頻繁にシ
リアルデータの転送が行われると、CPUにかかる負担が
大きくなるという問題を有している。
本発明のシリアルインタフェース回路は、クロックに同
期してシリアルデータを転送するクロック同期式のシリ
アルインタフェース回路において、前期クロックに同期
してシリアルデータを格納または転送するシフトレジス
タと、前期クロックを１フレーム分計数してオーバフロ
ー信号を発生する第１のカウンタと、この第１のカウン
タのオーバフローを計数する第２のカウンタと、シルア
ルデータの受信と送信とのモードを切換えるモードレジ
スタと、前記第２のカウンタの計数値をアドレスとし
て、受信時には前記第１のカウンタのオーバフローごと
に前記シフトレジスタの内容を記憶し、送信時には、前
記第１のカウンタのオーバフローごとに前記シフトレジ
スタから転送すべきシリアル送信データを記憶するシリ
アルデータ格納レジスタ群と、シリアルデータの送信ま
たは受信のフレーム数を設定するレジスタと、このレジ
スタの内容と前記第２のカウンタの計数値とを比較して
両方の数値が一致したとき一致信号を出力する比較回路
と、前記一致信号により設定したフレーム数のシリアル
データ送信または受信の完了を中央処理装置に知らせる
割込信号を出力する割込み信号発生回路とを有すること
により構成される。
期してシリアルデータを転送するクロック同期式のシリ
アルインタフェース回路において、前期クロックに同期
してシリアルデータを格納または転送するシフトレジス
タと、前期クロックを１フレーム分計数してオーバフロ
ー信号を発生する第１のカウンタと、この第１のカウン
タのオーバフローを計数する第２のカウンタと、シルア
ルデータの受信と送信とのモードを切換えるモードレジ
スタと、前記第２のカウンタの計数値をアドレスとし
て、受信時には前記第１のカウンタのオーバフローごと
に前記シフトレジスタの内容を記憶し、送信時には、前
記第１のカウンタのオーバフローごとに前記シフトレジ
スタから転送すべきシリアル送信データを記憶するシリ
アルデータ格納レジスタ群と、シリアルデータの送信ま
たは受信のフレーム数を設定するレジスタと、このレジ
スタの内容と前記第２のカウンタの計数値とを比較して
両方の数値が一致したとき一致信号を出力する比較回路
と、前記一致信号により設定したフレーム数のシリアル
データ送信または受信の完了を中央処理装置に知らせる
割込信号を出力する割込み信号発生回路とを有すること
により構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。第１図
のクロック同期式のシリアルインタフェース回路はシリ
アルデータ入力端子11、シフトレジスタ12、シリアルデ
ータ出力ラッチ13、シリアルデータ出力端子14、シリア
ルクロック入出力端子15、シリアルクロックカウンタ1
6、割込み信号発生回路17、クロック選択回路18、およ
びシリアルクロック制御回路19の従来のクロック同期式
のシリアルインタフェース回路の構成要素と同様の機能
を有するブロック構成の他に、シリアルクロックカウン
タ16が８発カウント終了ごとに発生するオーバフロー信
号をカウントするオーバフローカウンタ21、ANDゲート2
2、指定された受信または送信フレーム数を記憶する転
送フレーム数レジスタス24、オーバフローカウンタ21と
転送フレーム数レジスタ24との内容を比較するコンパレ
ータ25、およびシリアルデータ格納レジスタ群23を有し
ている。このシリアルデータ格納レジスタ群23は通常の
メモリと同様に内部バス20を介してCPUからのリード・
ライトも可能である。また、受信・送信のモードを切換
える受信／送信モードレジスタ26、受信時にはシリアル
クロックカウンタ16のオーバフローごとにシフトレジス
タ12の内容をシリアルデータ格納レジスタ群23に転送
し、送信時にはシリアルクロックカウンタ16のオーバフ
ローごとにシリアルデータ格納レジスタ群23のシリアル
データをシフトレジスタ12に転送する制御を行う受信／
送信制御回路27を有している。
のクロック同期式のシリアルインタフェース回路はシリ
アルデータ入力端子11、シフトレジスタ12、シリアルデ
ータ出力ラッチ13、シリアルデータ出力端子14、シリア
ルクロック入出力端子15、シリアルクロックカウンタ1
6、割込み信号発生回路17、クロック選択回路18、およ
びシリアルクロック制御回路19の従来のクロック同期式
のシリアルインタフェース回路の構成要素と同様の機能
を有するブロック構成の他に、シリアルクロックカウン
タ16が８発カウント終了ごとに発生するオーバフロー信
号をカウントするオーバフローカウンタ21、ANDゲート2
2、指定された受信または送信フレーム数を記憶する転
送フレーム数レジスタス24、オーバフローカウンタ21と
転送フレーム数レジスタ24との内容を比較するコンパレ
ータ25、およびシリアルデータ格納レジスタ群23を有し
ている。このシリアルデータ格納レジスタ群23は通常の
メモリと同様に内部バス20を介してCPUからのリード・
ライトも可能である。また、受信・送信のモードを切換
える受信／送信モードレジスタ26、受信時にはシリアル
クロックカウンタ16のオーバフローごとにシフトレジス
タ12の内容をシリアルデータ格納レジスタ群23に転送
し、送信時にはシリアルクロックカウンタ16のオーバフ
ローごとにシリアルデータ格納レジスタ群23のシリアル
データをシフトレジスタ12に転送する制御を行う受信／
送信制御回路27を有している。
次に以上の構成におけるシリアルデータ受信時の動作を
説明する。受信／送信モードレジスタ26を受信モードに
セットし、転送フレーム数レジスタ24には例として“1"
を書込んだとする。シリアルクロックカウンタ16が８発
のシリアルクロックをカウントし、シフトレジスタ12に
１フレーム分のシリアルデータが受信されるとオーバフ
ロー信号1dを発生する。この信号を受けて、オーバフロ
ーカウンタ21がカウントアップし、カウント値１を出力
する。またシフトレジスタ12に取込まれたデータは、オ
ーバフローカウンタ21のカウント値をアドレス信号とし
てシリアルデータ格納レジスタ群23のアドレス指定され
たレジスタに転送される。また、コンパレータ25は受信
フレーム数レジスタ24の内容とオーバフロー21のカウン
ト値とを比較し、両数値が一致すると一致信号2cを出力
する。一致信号2cはANDゲート22に入力される。シリア
ルクロックカウンタ16からの前記オーバフロー信号1dは
ハイレベルであるので、ANDゲート22はハイレベルを出
力し、割込み信号発生回路17はこれを検出して書込み信
号1aaを出力する。従って転送フレーム数リジスタ24に
“1"を書込んだときは、この動作を繰返すことによりシ
リアルデータを１フレーム受信するごとに割込み信号1a
aを発生する。すなわち、この場合には、従来のクロッ
ク同期式のシリアルインタフェース回路と同様の動作を
行なってシリアルデータの受信を行う。なお、オーバフ
ローカンウンタ21は割込み信号発生後に、クリアしてお
く。
説明する。受信／送信モードレジスタ26を受信モードに
セットし、転送フレーム数レジスタ24には例として“1"
を書込んだとする。シリアルクロックカウンタ16が８発
のシリアルクロックをカウントし、シフトレジスタ12に
１フレーム分のシリアルデータが受信されるとオーバフ
ロー信号1dを発生する。この信号を受けて、オーバフロ
ーカウンタ21がカウントアップし、カウント値１を出力
する。またシフトレジスタ12に取込まれたデータは、オ
ーバフローカウンタ21のカウント値をアドレス信号とし
てシリアルデータ格納レジスタ群23のアドレス指定され
たレジスタに転送される。また、コンパレータ25は受信
フレーム数レジスタ24の内容とオーバフロー21のカウン
ト値とを比較し、両数値が一致すると一致信号2cを出力
する。一致信号2cはANDゲート22に入力される。シリア
ルクロックカウンタ16からの前記オーバフロー信号1dは
ハイレベルであるので、ANDゲート22はハイレベルを出
力し、割込み信号発生回路17はこれを検出して書込み信
号1aaを出力する。従って転送フレーム数リジスタ24に
“1"を書込んだときは、この動作を繰返すことによりシ
リアルデータを１フレーム受信するごとに割込み信号1a
aを発生する。すなわち、この場合には、従来のクロッ
ク同期式のシリアルインタフェース回路と同様の動作を
行なってシリアルデータの受信を行う。なお、オーバフ
ローカンウンタ21は割込み信号発生後に、クリアしてお
く。
次に、転送フレーム数レジスタ24に２〜ｎの数値を書込
むと、コンパレータ25は転送フレーム数レジスタ24の内
容とオーバフローカウンタ21のカウント値とをオーバフ
ローカウンタ21がカウントするごとに比較し、オーバフ
ローカウンタ21のカウント値が転送フレーム数レジスタ
24の数値に一致すると、一致信号2cを発生する。これに
よって割込み信号1aaは、転送フレーム数レジスタ24の
内容に相等するフレーム数のシリアルデータの受信が終
了すると出力される。また、シフトレジスタ12に入力さ
れたシリアル受信データは、シリアルクロックカウンタ
21のカウント値をアドレス信号としてシリアルデータ格
納レジスタ群23のアドレス指定されたレジスタに、シリ
アルクロックカウンタ16のオーバフローごとに順次書込
まれる。
むと、コンパレータ25は転送フレーム数レジスタ24の内
容とオーバフローカウンタ21のカウント値とをオーバフ
ローカウンタ21がカウントするごとに比較し、オーバフ
ローカウンタ21のカウント値が転送フレーム数レジスタ
24の数値に一致すると、一致信号2cを発生する。これに
よって割込み信号1aaは、転送フレーム数レジスタ24の
内容に相等するフレーム数のシリアルデータの受信が終
了すると出力される。また、シフトレジスタ12に入力さ
れたシリアル受信データは、シリアルクロックカウンタ
21のカウント値をアドレス信号としてシリアルデータ格
納レジスタ群23のアドレス指定されたレジスタに、シリ
アルクロックカウンタ16のオーバフローごとに順次書込
まれる。
次に同じく、第１図におけるシリアルデータ送信時の動
作を説明する。シリアルデータ格納レジスタ群23には、
予め指定されたフレーム数の送信データをCPUからのラ
イト動作により内部バス20を経由して書込んでおく。受
信／送信モードレジスタ26を送信モードにセットする
と、受信／送信制御レジスタ27の制御によって、シリア
ルデータ格納レジスタ群23に書込まれた送信データは、
オーバフローカウンタ21の内容でアドレス指定がされて
シリアルデータ格納群23からシフトレジスタ12へ転送さ
れる。シフトレジスタ12に書込まれたシリアルデータ
は、シリアルクロックに同期して１ビットずつシフトし
てシリアルデータ出力ラッチ回路13にラッチされ、シリ
アルデータ出力端子14から送信データとして出力され
る。シリアルクロックカウンタ16は受信時と同様に８発
のシリアルクロックをカウントし、１フレーム分のシリ
アルデータ送信終了とともにオーバフロー信号1dを発生
すると、オーバフローカウンタ21がカウントアップしカ
ウント値“1"を出力する。コンパレータ25は転送フレー
ム数レジスタ24の内容とオーバフローカウンタ21のカウ
ント値とを比較し、転送フレーム数レジスタ24に“1"が
書込まれている場合には両数値が一致し、一致信号2cを
出力する。一致信号2cはシリアルクロックカウンタ16の
前記オーバフロー信号1dのハイレベルとともにANDゲー
ト22に入力される。これによって割込み信号発生回路17
は割込み信号1aaを出力する。従って転送フレーム数レ
ジスタ24に“1"を書込んだときは、前述の動作を繰返す
ことにより、シリアルデータを１フレーム受信するごと
に割込み信号1aaを発生する。すなわち、従来のクロッ
ク同期式のシリアルインタフェース回路と同様の動作を
行なってシリアルデータの送信を行う。一方、転送フレ
ーム数レジスタ24に２〜ｎの数値を書込むと、オーバフ
ローカウンタ21のカウンタ値と転送フレーム数レジスタ
24に書込まれた数値とが一致した所で、コンパレータ25
から一致信号2cが出力されるので、割込み信号1aaは転
送フレーム数レジスタ24の内容に相等するフレーム数の
シリアルデータの送信データが終了すると出力される。
作を説明する。シリアルデータ格納レジスタ群23には、
予め指定されたフレーム数の送信データをCPUからのラ
イト動作により内部バス20を経由して書込んでおく。受
信／送信モードレジスタ26を送信モードにセットする
と、受信／送信制御レジスタ27の制御によって、シリア
ルデータ格納レジスタ群23に書込まれた送信データは、
オーバフローカウンタ21の内容でアドレス指定がされて
シリアルデータ格納群23からシフトレジスタ12へ転送さ
れる。シフトレジスタ12に書込まれたシリアルデータ
は、シリアルクロックに同期して１ビットずつシフトし
てシリアルデータ出力ラッチ回路13にラッチされ、シリ
アルデータ出力端子14から送信データとして出力され
る。シリアルクロックカウンタ16は受信時と同様に８発
のシリアルクロックをカウントし、１フレーム分のシリ
アルデータ送信終了とともにオーバフロー信号1dを発生
すると、オーバフローカウンタ21がカウントアップしカ
ウント値“1"を出力する。コンパレータ25は転送フレー
ム数レジスタ24の内容とオーバフローカウンタ21のカウ
ント値とを比較し、転送フレーム数レジスタ24に“1"が
書込まれている場合には両数値が一致し、一致信号2cを
出力する。一致信号2cはシリアルクロックカウンタ16の
前記オーバフロー信号1dのハイレベルとともにANDゲー
ト22に入力される。これによって割込み信号発生回路17
は割込み信号1aaを出力する。従って転送フレーム数レ
ジスタ24に“1"を書込んだときは、前述の動作を繰返す
ことにより、シリアルデータを１フレーム受信するごと
に割込み信号1aaを発生する。すなわち、従来のクロッ
ク同期式のシリアルインタフェース回路と同様の動作を
行なってシリアルデータの送信を行う。一方、転送フレ
ーム数レジスタ24に２〜ｎの数値を書込むと、オーバフ
ローカウンタ21のカウンタ値と転送フレーム数レジスタ
24に書込まれた数値とが一致した所で、コンパレータ25
から一致信号2cが出力されるので、割込み信号1aaは転
送フレーム数レジスタ24の内容に相等するフレーム数の
シリアルデータの送信データが終了すると出力される。
第２図は従来のクロック同期式のシリアルインタフェー
スの動作と、第１図の実施例の動作との比較を行ったタ
イミングチャートである。第２図（ａ）はシリアルクロ
ック、第２図（ｂ）はシリアル受信または送信データ、
第２図（ｃ）および（ｄ）はそれぞれ従来の割込み信号
1aおよびCPUの動作、第２図（ｅ）および（ｆ）はそれ
ぞれ第１図の実施例の割込み信号1aaおよびCPUの動作の
タイミングを示していて、第２図（ｄ）では１フレーム
の受信または送信ごとにCPUでの動作が行なわれ、第２
図（ｆ）ではｎフレームの受信または送信に１度CPUで
の動作が行なわれている。
スの動作と、第１図の実施例の動作との比較を行ったタ
イミングチャートである。第２図（ａ）はシリアルクロ
ック、第２図（ｂ）はシリアル受信または送信データ、
第２図（ｃ）および（ｄ）はそれぞれ従来の割込み信号
1aおよびCPUの動作、第２図（ｅ）および（ｆ）はそれ
ぞれ第１図の実施例の割込み信号1aaおよびCPUの動作の
タイミングを示していて、第２図（ｄ）では１フレーム
の受信または送信ごとにCPUでの動作が行なわれ、第２
図（ｆ）ではｎフレームの受信または送信に１度CPUで
の動作が行なわれている。
以上説明したように、本発明のクロック同期式のシリア
ルインタフェース回路は、転送フレーム数のレジスタの
設定値に相等するフレーム数のシリアルデータを、受信
時には順次シリアルデータ格納レジスタに格納し、送信
時にはシリアルデータ格納レジスタに書込んだシリアル
データを順次シフトレジスタに転送できる回路を有して
いるので、設定したフレーム数の受信データの格納また
は送信データの送信が終った所でCPUに割込み処理を行
い、各シリアルデータ格納レジスタの値をリードする
か、またはシリアルデータ格納レジスタにデータを書込
む動作を行うことができる。従って、１度の割込み処理
において、予め設定したフレーム数のシリアルデータの
処理ができるので、割込み処理のための前処理や後処理
が少なくなり、CPUの負担を軽減することができると云
う効果がある。
ルインタフェース回路は、転送フレーム数のレジスタの
設定値に相等するフレーム数のシリアルデータを、受信
時には順次シリアルデータ格納レジスタに格納し、送信
時にはシリアルデータ格納レジスタに書込んだシリアル
データを順次シフトレジスタに転送できる回路を有して
いるので、設定したフレーム数の受信データの格納また
は送信データの送信が終った所でCPUに割込み処理を行
い、各シリアルデータ格納レジスタの値をリードする
か、またはシリアルデータ格納レジスタにデータを書込
む動作を行うことができる。従って、１度の割込み処理
において、予め設定したフレーム数のシリアルデータの
処理ができるので、割込み処理のための前処理や後処理
が少なくなり、CPUの負担を軽減することができると云
う効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
のシリアルインタフェース回路と本発明の実施例との比
較を行なったタイミングチャート、第３図は従来のシリ
アルインタフェース回路の代表的なブロック図、第４図
は第３図のブロック図の動作のタイミングチャートであ
る。 11……シリアルデータ入力端子、12……シフトレジス
タ、13……シリアルデータ出力ラッチ回路、14……シリ
アルデータ出力端子、15……シリアルクロック入出力端
子、16……シリアルクロックカウンタ、17……割込み信
号発生回路、18……クロック選択回路、19……シリアル
クロック制御回路、20…内部バス、21……オーバフロー
カウンタ、22……ANDゲート、23……シリアルデータ格
納レジスタ群、24……転送フレーム数レジスタ、25……
コンパレータ、26……受信／送信モードレジスタ、27…
…受信／送信制御回路。
のシリアルインタフェース回路と本発明の実施例との比
較を行なったタイミングチャート、第３図は従来のシリ
アルインタフェース回路の代表的なブロック図、第４図
は第３図のブロック図の動作のタイミングチャートであ
る。 11……シリアルデータ入力端子、12……シフトレジス
タ、13……シリアルデータ出力ラッチ回路、14……シリ
アルデータ出力端子、15……シリアルクロック入出力端
子、16……シリアルクロックカウンタ、17……割込み信
号発生回路、18……クロック選択回路、19……シリアル
クロック制御回路、20…内部バス、21……オーバフロー
カウンタ、22……ANDゲート、23……シリアルデータ格
納レジスタ群、24……転送フレーム数レジスタ、25……
コンパレータ、26……受信／送信モードレジスタ、27…
…受信／送信制御回路。
Claims (1)
- 【請求項１】クロックに同期してシリアルデータを転送
するクロック同期式のシリアルインタフェース回路にお
いて、前期クロックに同期してシリアルデータを格納ま
たは転送するシフトレジスタと、前期クロックを１フレ
ーム分計数してオーバフロー信号を発生する第１のカウ
ンタと、この第１のカウンタのオーバフローを計数する
第２のカウンタと、シリアルデータの受信と送信とのモ
ードを切換えるモードレジスタと、前記第２のカウンタ
の計数値をアドレスとして、受信時には前記第１のカウ
ンタのオーバフローごとに前記シフトレジスタの内容を
記憶し、送信時には、前記第１のカウンタのオーバフロ
ーごとに前記シフトレジスタから転送すべきシリアル送
信データを記憶するシリアルデータ格納レジスタ群と、
シリアルデータの送信または受信のフレーム数を設定す
るレジスタと、このレジスタの内容と前記第２のカウン
タの計数値とを比較して両方の数値が一致したとき一致
信号を出力する比較回路と、前記一致信号により設定し
たフレーム数のシリアルデータ送信または受信の完了を
中央処理装置に知らせる割込信号を出力する割込み信号
発生回路とを有することを特徴とするシリアルインタフ
ェース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-209914 | 1988-08-23 | ||
| JP20991488 | 1988-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146842A JPH02146842A (ja) | 1990-06-06 |
| JPH0720142B2 true JPH0720142B2 (ja) | 1995-03-06 |
Family
ID=16580748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1110206A Expired - Lifetime JPH0720142B2 (ja) | 1988-08-23 | 1989-04-27 | シリアルインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720142B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528106A (ja) * | 1991-07-19 | 1993-02-05 | Nec Eng Ltd | データ転送方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01255922A (ja) * | 1988-04-05 | 1989-10-12 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1989
- 1989-04-27 JP JP1110206A patent/JPH0720142B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146842A (ja) | 1990-06-06 |
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