JPH05199284A

JPH05199284A - データ転送制御装置

Info

Publication number: JPH05199284A
Application number: JP4031386A
Authority: JP
Inventors: Kaoru Nanba; 馨難波
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-01-22
Filing date: 1992-01-22
Publication date: 1993-08-06

Abstract

(57)【要約】【目的】簡単な構成により連続したデータの受信を確
実に行なう。【構成】ダイレクトメモリアクセスコントローラ１０
３が持つ４つのチャネルのうち、３つのチャネルＤＲＱ
０〜２をデータの受信用に割り当てる。割当回路１１
は、これらの３つのチャネルを、受信データの転送のた
めに順次循環して割り当てる。このようなチャネルの割
当は、通信回線Ｌからのデータの受信に伴う割り込み信
号ＲＩＮＴの発生時に、指示回路１２により順次変更さ
れる。これにより、通信回線Ｌからのデータの受信が連
続して行なわれる場合にも、引き続くデータの受信に確
実に応ずることができる。一方、ダイレクトメモリアク
セスコントローラ１０３が通信回線Ｌからのデータの受
信に使用したチャネルＤＲＱ０、１又は２は、表示回路
１３によりデータ処理装置１４に対して表示される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信回線を介してデー
タ授受を行なうデータ転送制御装置に関し、フレーム同
期通信方式及びネットワーク通信方式の特にデータ授受
に関連しての受信回路の制御に関するものである。

【０００２】

【従来の技術】図２は、データ入出力装置等で用いられ
るマイクロプロセッサを使用するシステムの一構成例の
ブロック図である。同図において、システムバス２に
は、中央処理装置（ＣＰＵ）１、メインメモリ（ＭＭ）
３、キーボードコントローラ（ＫＢＣ）４、ＣＲＴコン
トローラ（ＣＲＴＣ）５、プリンタコントローラ（ＰＲ
Ｃ）６、フロッピディスクコントローラ（ＦＤＣ）７、
ハードディスクコントローラ（ＨＤＣ）８、シリアル送
受信コントローラ（ＴＲＣ）９が接続されている。

【０００３】これらのうち、ＴＲＣ９には、通信回線１
０を介して他のデータ処理装置２０が接続されている。
これにより、ＴＲＣ９は、ＣＰＵ１を中心とした当該デ
ータ処理装置と、他のデータ処理装置２０との間のデー
タ授受を行なっている。図３及び図４は、いずれも、通
信回線１０を介してデータ授受を行なう際の伝送路上に
送出されるデータのデータフォーマットの説明図であ
る。これらの図は、フレーム同期方式の基本的構造を示
す。図示のデータは、開始フラグ、宛先アドレスＡ、コ
ントロールフィールドＣ、データ本体フィールドＩ、フ
レームチェックシーケンスＦＣＳ及び終結フラグで構成
されている。開始フラグは、フレームの先頭を表わす。
この開始フラグは、最初ビット“０”と次に続く６個の
“１”と最終ビット“０”で構成される。

【０００４】宛先アドレスＡは、送信先を指示する。コ
ントロールフィールドＣは、当該フレームの種類を指示
する。データ本体フィールドＩ＝ＤＡＴＡは、授受され
るデータの本体である。フレームチェックシーケンスＦ
ＣＳは、当該フレームのチェックに供するデータであ
る。終結フラグは、フレームの終了を表わす。この終結
フラグは、開始フラグと同じ“０１１１１１１０”のコ
ードで構成されている。図３は、１つのデータパケット
（１フレーム）送出後に次のデータパケット送出間にア
イドルビット“１”（マークビット）の連続が挿入され
ている時のデータフォーマット図であり、図４は、アイ
ドルビット“１”（マークビット）の連続がなく、デー
タパケットが連続送出されたときのフォーマットであ
る。

【０００５】まず、図３は、上述したように、フレーム
とフレーム間が“１”の連続（マーク状態）で、空いて
いるため、データ入出力装置の受信処理としても次のフ
レームが送出されてくるまでの間に終了している場合が
多い。この場合はよいが、図４に示すデータ処理はフレ
ームＦ１の終結フラグがフレームＦ２の開始フラグを兼
用したフレームの連続送信となっている。このため、受
信処理としては終結フラグの受信による受信割込みＲＩ
ＮＴ１からフレームＦ２のアドレス部Ａの８ビット受信
完了前にフレームＦ２の受信待ちの処理を終えていなけ
れば、フレームＦ２は無効あるいはオーバランエラーと
なり、喪失するという問題点がある。ここに、オーバラ
ンエラーとは、規定時間内に受信データの読取ができな
いことによるエラーをいう。

【０００６】特に、図２に示すような１つのＣＰＵ１で
システムバス２に接続されている各種の入出力装置を制
御するデータ入出力装置においては、フレームの連続送
信における受信処理を完了させることはＣＰＵ１の負荷
能力上、時間的に間に合わない。このため、フレームの
連続送信を行なう相手装置とは接続できないという問題
があった。このような問題を解決するために、例えば、
図５に示すようなデータ転送制御装置ＴＲＣ３０があっ
た。

【０００７】図５は、従来のデータ転送制御装置のブロ
ック図である。このＴＲＣ３０は、データ入出力装置全
体の制御を司るＣＰＵ１の他にＴＲＣ３０に相手装置と
のデータ授受を専用に制御するサブＣＰＵ（Ｓ−ＣＰ
Ｕ）３４、及び送受信データ用バッファでもあるローカ
ルメモリ（Ｌ−ＭＥＭ）３５を組み込み、フレームの連
続転送に対する受信処理の高速化を図ったものである。
即ち、図５のＴＲＣ３０は、通信回線１０より入力され
るシリアルデータを回線用レシーバ３１で受け、そのデ
ータを通信用ＬＳＩに入力する。

【０００８】通信用ＬＳＩ３２は、前述したように、開
始フラグ後に続くアドレス部Ａが自己宛アドレスであっ
た場合、データ転送要求としてＤＭＡコントローラ３３
にＤＲＥＱ信号を通知する。これにより、ＤＭＡコント
ローラ３３は、サブＣＰＵ３４へＢＵＳＲＥＱ信号を出
力し、サブＣＰＵ３４からのＢＵＳＡＣＫ信号をＤＭＡ
Ｃ３３へ出力する。これに応じて、ＤＭＡＣ３３は、通
信用ＬＳＩ３２にデータ転送許可信号ＤＡＫを出力し、
通信回線１０から入力されたシリアルデータが通信用Ｌ
ＳＩ３２でシリアルからパラレルデータに変換される。
そして、ローカルバス３６を介してＬ−ＭＥＭ３５に順
次取り込まれる。

【０００９】データ送信については、受信処理と同じ
く、Ｌ−ＭＥＭ３５に格納されている送信データをＤＭ
ＡＣ３３を介してローカルバス３６の獲得を行ない、通
信用ＬＳＩ３２を経由して回線用ドライバ３７より送出
される。即ち、データ授受の送信及び受信転送はＤＭＡ
Ｃ３３を介するＤＭＡ転送により行なっている。サブＣ
ＰＵ３４は、図４に示すフレーム受信完了による受信割
込みＲＩＮＴ１、ＲＩＮＴ２による受信フレームの正当
性確認及び次のフレームを受信するためのＤＭＡＣ３３
に対する設定処理等を行なう。つまり、Ｌ−ＭＥＭ３５
のどのエリアに受信するかを決める処理、通信用ＬＳＩ
３２からのデータ転送要求ＤＲＥＱ信号の受付可能コマ
ンドの発行等を行なう。即ち、サブＣＰＵ３４は、これ
らの処理をシステムバス２に接続されているＴＲＣ３０
以外の入出力装置の状態及びＣＰＵ１の動作状態に拘ら
ず高速処理する。これにより、フレーム連続送信におけ
るデータ転送を可能としている。

【００１０】システムバスインタフェース３８は、ＣＰ
Ｕ１とサブＣＰＵ３４間の動作を制御するインタフェー
ス部である。送信データ又は受信データが格納されてい
るＬ−ＭＥＭ３５のデータ転送も、このシステムバスイ
ンタフェース部３８を介してメインメモリＭＭ３との間
でデータ授受することにより行なっている。

【００１１】図６は、ネットワーク通信機能を有する複
数のデータ転送制御装置と共通の伝送路との間の接続関
係を示す接続図である。図示のように、各データ転送制
御装置は、それぞれのデータ処理装置（図示省略）に接
続されるとともに、共通の伝送路により直列にループ状
に接続され、全体として１つの伝送システムを形成して
いる。このようなデータ伝送システムにおけるデータ転
送制御装置は、機能的に分類すると、データを送受信す
る機能及びデータ転送制御装置の全体を管理するための
機能を有する１台の１次局、及び１次局の管理のもとに
データの送受信をする複数台の２次局とに分類される。

【００１２】これらの２次局において、例えば、２次局
Ｂは、データ受信端子ＲＸＤから入力される。即ち、伝
送路を介して上流の２次局Ａ等から受信する電文パケッ
トを監視するとともに、自局宛電文パケットでない時は
送信端子ＴＸＤから伝送路を介して下流の２次局ＣのＲ
ＸＤ端子へ送出している。図７、図８及び図９は、それ
ぞれ、伝送路上に送出されるデータのデータフォーマッ
トの説明図である。

【００１３】図７は、１次局より送出されるポーリング
フレームで、開始フラグ、フレームＡ、Ｃ、当該フレー
ムのチェックに供するフレームチェックシーケンスＦＣ
Ｓ、及び終結フラグが含まれている。共通の伝送路に接
続されているデータ転送制御装置から、電文を送出する
ときは、１次局が送出したポーリングフレーム（ＰＯＬ
Ｌ）の次に来るＧＡパターンを検出する。ＧＡパターン
は、図８に示すように、終結フラグの最終ビット“０”
と次に続く７個の“１”、即ち“０１１１１１１１”の
コードから成る。２次局が送出すべき電文を持っている
ときは、２次局は７ビット目の“１”ビットを“０”に
変更することにより、“０１１１１１１０”のコードを
生成してその後に相手先アドレスＡを含むＴＥＸＴフレ
ーム電文を送出する。

【００１４】図９は、２次局Ｂ宛に、２次局Ｃ及び２次
局Ａより電文を連続送出されたときのデータフォーマッ
トの説明図である。図示のように、１次局から送出され
たポーリングフレーム受信完了の受信割込みを受付けた
後、２次局ＣからのＴＥＸＴフレームＣの受信準備時間
としてアドレス部Ａが入力されるまでの７ビット長時間
しかない。同じく、２次局ＣからのＴＥＸＴフレームＣ
受信完了後、２次局Ａから自局宛にＴＥＸＴフレームＡ
を連続送出されたときの受信準備時間としても７ビット
長時間しかない。１つの電文受信完了での割込みに応答
して、次の電文の受付可能となるまでの時間が遅れたり
すると、オーバランエラーとなり、再び伝送路上のデー
タビットを監視し、次にポーリングフレームを受信する
まで待たなければならないという問題がある。

【００１５】更に、ＴＥＸＴフレームＣ又はＴＥＸＴフ
レームＡを認知できないことになれば、送出先相手局に
受信結果の正常性又は異常性の報告ができなくなるだけ
でなく、シーケンスくずれを起こし、次に続く電文の送
出ができない。この結果、その２次局はもちろん、他の
２次局や１次局の処理にも異常を来し、システムの全機
能が作動不能に陥ることがある。このような問題を解決
するためにも、前述した図５に示すような、データ転送
制御装置ＴＲＣ３０が有効である。

【００１６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次の (1)〜(4) のような問題があっ
た。 (1)データ伝送制御のために専用のマイクロプロセッサ
等を必要とする。 (2)このマイクロプロセッサのための周辺回路を必要と
する。 (3)このマイクロプロセッサのためにファームウェアを
必要とする。 (4) (3)に伴い、マイクロプロセッサとしてシステム全
体を統括制御するマスタプロセッサや、データ伝送処理
用のローカルプロセッサが複数存在することになり、こ
れらに共用されるシステムバス等の切換制御等が複雑に
なる。

【００１７】また、以上述べた問題点があるにもかかわ
らず、敢えて図５に示す従来の装置を採用したとして
も、データ伝送速度が更に高速になると、専用プロセッ
サを持ち得ても問題解決を図ることは不可能である。こ
れとともに、更には、送信時はメインメモリからローカ
ルメモリへの転送、受信時はローカルメモリからメイン
メモリへの転送がされた後、マスタプロセッサがデータ
を処理することが可能となるので、スループットのすぐ
れた装置とは言えなかった。以上のような事情により、
従来のデータ入出力装置は、高価格となり、開発工数が
多くなる等の問題点があった。

【００１８】本発明は、以上の点に着目してなされたも
ので、高速のデータ伝送を簡単な構成により達成可能な
データ転送制御装置を提供することを目的とするもので
ある。

【００１９】

【課題を解決するための手段】本発明のデータ転送制御
装置は、データを処理するデータ処理装置と、当該デー
タ処理装置がデータを送受信するための通信回線との間
で、データ転送を行なうため、当該データ処理装置と前
記通信回線との間に設けられ、データ転送の専用に設け
られたダイレクトメモリアクセスコントローラにより、
前記データ転送を制御するデータ転送制御装置におい
て、前記ダイレクトメモリアクセスコントローラが持つ
複数のチャネルのうち、データの受信用に割り当てたチ
ャネルを、受信データの転送のために順次循環して割り
当てる割当回路と、当該割当回路による前記チャネルの
割当を、前記通信回線からのデータの受信に伴う割り込
み信号の発生により、変更するよう、指示する指示回路
と、前記ダイレクトメモリアクセスコントローラが前記
通信回線からのデータの受信に使用したチャネルを、前
記データ処理装置が判別できるように表示する表示回路
とを備えたことを特徴とするものである。

【００２０】

【作用】本発明のデータ転送制御装置においては、ダイ
レクトメモリアクセスコントローラが持つ複数、例え
ば、４つのチャネルのうち、例えば、３つのチャネルが
データの受信用に割り当てられている。割当回路は、こ
れらの３つのチャネルを、受信データの転送のために順
次循環して割り当てる。このようなチャネルの割当は、
通信回線からのデータの受信に伴う割り込み信号の発生
時に、指示回路により順次変更される。これにより、通
信回線からのデータの受信が連続して行なわれる場合に
も、引き続くデータの受信に確実に応ずることができ
る。一方、ダイレクトメモリアクセスコントローラが通
信回線からのデータの受信に使用したチャネルは、表示
回路によりデータ処理装置が判別できるように表示され
る。これにより、データ処理装置は、ダイレクトメモリ
アクセスコントローラの空いているチャネルを判別し
て、他のデータ受信の開始を指示できる。

【００２１】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のデータ転送制御装置の実
施例のブロック図である。図示のデータ転送制御装置１
００は、割当回路１１と、指示回路１２と、表示回路１
３とを備えている。図１において、相手装置より送出さ
れてくるシリアルデータは、伝送路をなす通信回線Ｌを
介してレシーバ１０１に受信される。そして、レシーバ
１０１の出力は、シリアル送受信制御を行なう通信用Ｌ
ＳＩ１０２の受信端子ＲＸＤに接続されている。

【００２２】通信用ＬＳＩ１０２では、図４に示すよう
に、開始フラグ（“０１１１１１１０”のコード）を受
付けたら、同期確立ができる。そして、次に続くアドレ
ス部Ａよりシリアルからパラレルへの変換をして１バイ
ト毎に受信データを読み取り、要求信号ＲＸＤＲＱを出
力する。この動作を、フレームチェックシーケンスＦＣ
Ｓまで行なう。その後、ＦＣＳに続く終結フラグ（開始
フラグ同様“０１１１１１１０”のコード）を受信する
ことにより１電文（１フレーム）を受信完了したとみな
す。そして、その結果を通信用ＬＳＩ１０２の図示しな
いステータスレジスタＳＴＲの受信ＲＸビットをオンと
させることにより保持し、更に受信割込み出力ＲＩＮＴ
をアクティブとさせる。これにより、割込み発生を通知
する。

【００２３】ダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）１０３は、前述した通信用ＬＳＩ１０２を
介して相手装置への送信データあるいは相手装置からの
受信データをシステムバス２に接続されているメインメ
モリ２に授受するための制御を司るものである。即ち、
ＤＭＡＣ１０３の入力であるＤＭＡ転送要求信号ＤＲＱ
０からＤＲＱ３のいずれかがアクティブとなると、ＤＭ
ＡＣ１０３の出力のＨＯＬＤ信号をアクティブとする。
このＨＯＬＤ信号は、システムバス２を経由して、ＣＰ
Ｕ１に送られる。これにより、ＣＰＵ１にシステムバス
２の使用要求通知を行なう。

【００２４】ＣＰＵ１がＤＭＡＣ１０３からのＨＯＬＤ
信号を認知したら、ＨＡＣＫ信号をシステムバス２を経
由してＤＭＡＣ１０３に通知する。これにより、ＤＭＡ
転送要求チャネルＤＲＱ０〜ＤＲＱ３に対応するＤＡＫ
０〜ＤＡＫ３のいずれかの該当するチャネルがアクティ
ブとなる。この結果は、通信用ＬＳＩ１０２のＲＸＤＡ
Ｋ端子に出力される。これにより、通信回線Ｌから受信
されたデータがＤＭＡＣ１０３の制御の下にシステムバ
ス２を経由してメインメモリ３へ転送される。

【００２５】通信用ＬＳＩ１０２のＲＩＮＴ信号は、図
４で説明したフレーム受信完了でアクティブとなる受信
割込み信号である。このＲＩＮＴ信号は、フリップフロ
ップ１０４へ接続されている。フリップフロップ１０４
の肯定出力はフリップフロップ１０５へ更にアンド回路
１０６に接続されている。フリップフロップ１０４の否
定出力は、ＣＰＵ１に通知する受信割込み通知信号であ
る。一方、アンド回路１０６の他方の入力には、フリッ
プフロップ１０５の否定出力が接続されている。そし
て、アンド回路１０６の出力がカウンタ１０７のカウン
トプラス１端子に接続されている。即ち、アンド回路１
０６の出力が“１”となることにより、現在のカウント
値をプラス１することになる。また、カウンタ１０７に
は、ＣＰＵ１より任意のカウント値が設定可能ともなる
ようにシステムバス２からのデータ線が接続されてい
る。

【００２６】カウンタ１０７の出力１０７ａ、１０７ｂ
はデコーダ１０８に接続されており、出力１０７ａ、１
０７ｂからの信号入力でデコードされ、これにより、
０、１、２、３のいずれかの値が選択されることにな
る。デコーダ１０８の出力ＯＵＴ０はインバータ回路１
０９、出力ＯＵＴ１はインバータ回路１１０及び出力Ｏ
ＵＴ２はインバータ回路１１１に接続されており、それ
ぞれのインバータ回路１０９、１１０、１１１の出力は
アンド回路１１２、１１３、１１４の入力に接続されて
いる。

【００２７】アンド回路１１２、１１３、１１４の他方
の入力には、通信用ＬＳＩ１０２のＲＸＤＲＱ信号線が
接続されている。これにより、通信回線Ｌから入力され
た受信データＲＸＤが自己宛の電文であると通信用ＬＳ
Ｉ１０２が認識したら、シリアル入力されたデータをパ
ラレル変換して１文字データとし、データ転送要求（受
信時ならデータの読み取り要求）としてのＲＸＤＲＱ信
号をアクティブハイとして出力する。このＲＸＤＲＱ信
号とデコーダ１０８のインバータ１０９、１１０、１１
１により反転された信号により、いずれかのアンド回路
１１２、１１３、１１４が“１”となり、ＤＭＡＣ１０
３に接続されている対応するＤＲＱ０からＤＲＱ２の信
号をアクティブハイとする。これにより、ＤＭＡ転送要
求を行なっている。

【００２８】また、受信データ転送としてのＤＭＡ転送
要求ＤＲＱ０からＤＲＱ２に対するＤＭＡＣ１０３の動
作については、次のようになる。まず、前述したＨＯＬ
Ｄ信号をアクティブとし、それに対するＣＰＵ１からの
ＨＡＣＫ信号をＤＭＡＣ１０３が受付ける。これによ
り、ＤＭＡ転送要求をしているＤＲＱ０からＤＲＱ２に
対応するＤＡＫ０からＤＡＫ２のいずれかの端子がアク
ティブロウとなり、ＤＭＡＣ１０３から出力される。

【００２９】一方、ＤＭＡＣ１０３のＤＡＫ０信号出力
はオア回路１１５、ＤＡＫ１信号出力はオア回路１１
６、ＤＡＫ２信号出力はオア回路１１７の入力に接続さ
れている。そして、オア回路１１５〜１１７のそれぞれ
の他方の入力へはデコーダ１０８の出力デコードイコー
ル０、１、２がそれぞれ接続されている。また、アンド
回路１１８の入力には、オア回路１１５、１１６、１１
７の出力が接続されており、アンド回路１１８の出力は
通信用ＬＳＩ１０２のＲＸＤＡＫ端子に接続されてい
る。その結果、受信されたデータは通信用ＬＳＩ１０２
のデータ線を経由してメインメモリ３に転送される。

【００３０】通信用ＬＳＩ１０２のＴＸＤＲＱ端子は、
相手装置へデータ送信する場合に、メインメモリ３に格
納されているデータをシステムバス２を経由して通信用
ＬＳＩ１０２の図示しない送信レジスタへ書き込む際に
アクティブとされる。これにより、受信動作と同様に、
ＤＭＡＣ１０３のＤＲＱ３へ通知し、ＣＰＵ１からのＨ
ＡＣＫ信号を受付けることにより、ＤＭＡＣ１０３のＤ
ＡＣＫ３、通信用ＬＳＩ１０２のＴＸＤＡＫ端子がアク
ティブとなる。このようにして、送信データの転送が行
なわれる。

【００３１】フリップフロップ１１９、１２０、１２１
には、デコーダ１０８、出力のインバータ回路１０９、
１１０、１１１の出力がそれぞれ接続されており、その
出力はＣＰＵ１より読込み可能なチャネルリード回路１
２２の入力に接続されている。また、フリップフロップ
１２３の入力には、デコーダ１０８の出力ＯＵＴ３が接
続されており、フリップフロップ１２３の出力はフリッ
プフロップ１２４の入力に接続されている。そして、オ
ア回路１２５の入力には、フリップフロップ１２４の否
定出力とデコーダ１０８の出力ＯＵＴ３が接続されてお
り、オア回路１２５の出力はカウンタ１０７のリセット
端子に接続されている。

【００３２】即ち、受信割込み（通信用ＬＳＩ１０２の
ＲＩＮＴ信号）の発生によるカウンタ１０７のカウント
アップでのデコーダ１０８のデコード値イコール３にな
った時の微分パルスがオア回路１２５の出力となり、カ
ウンタ回路１０７のリセット端子に入力されるようにな
っている。従って、デコーダ１０８のデコード値イコー
ル３で、カウンタ１０７は再び“０”となる。他方、Ｉ
／Ｏ命令デコーダ１２６は、当該データ転送制御装置１
００に対してＣＰＵ１から動作指示を発行した際の命令
を解読する回路である。この回路において、コントロー
ルゲート信号１２６ａは動作中のＤＭＡＣ１０３のチャ
ネルを読み込むためのチャネルリード回路１２２のコン
トロールゲート信号である。また、リセット信号１２６
ｂ、１２６ｃ、１２６ｄは、ＣＰＵ１がＤＭＡＣ１０３
に対しての動作中チャネルを認識した後、フリップフロ
ップ１１９〜１２１に対して、フラグクリアを発行する
ためのリセット信号である。

【００３３】また、このＩ／Ｏ命令デコーダ１２６は、
このような動作指示以外に通信用ＬＳＩ１０２、ＤＭＡ
Ｃ１０３等のコマンドのリード／ライトの指示も行な
う。図１０、図１２及び図１３は、本実施例の動作を説
明するフローチャートである。また、図１１は、受信Ｄ
ＭＡチャネル毎の受信データ格納メモリマップを示す図
である。まず、図１０は、データ入出力装置が電源投入
時等に実行する初期設定処理を示す。これは、データ転
送制御装置に対する受信処理プログラムである。ステッ
プＳ２０１は、図１に示すカウンタ１０７に対し、デー
タ“００”をライトして、データ転送用ＤＭＡＣ１０３
のチャネル０より使用開始する旨を指示している。

【００３４】ステップＳ２０２は、図１１に示すよう
に、ＤＭＡＣ１０３の４つのＤＭＡチャネルのうち
“０”から“２”に対し、メインメモリ３のどの領域に
受信データを格納して行くかを指示する。即ち、このス
テップＳ２０２は、ＤＭＡＣ１０３のチャネル“０”に
対し、先頭アドレスの指示を書き込む処理である。図１
１では、チャネル“０”にアドレス“ａ”を書き込んで
いる。同じくステップＳ２０３では、チャネル“１”に
アドレス“ｂ”を、ステップＳ２０４では、チャネル２
にアドレス“ｃ”を書き込んでいる。

【００３５】ステップＳ２０５では、３つの受信用に割
当てたＤＭＡチャネルのすべてをマスククリアして受信
転送開始要求を待つ。即ち、前述したＤＭＡＣ１０３の
入力であるＤＭＡ転送要求ＤＲＱ０〜ＤＲＱ２にアクテ
ィブ信号が発生した際、その転送要求を認知するか否か
の操作には、マスクセットとマスククリアとがある。こ
のような操作は、ＤＭＡＣ１０３に備えられた図示しな
いマスクレジスタＭＡＳＫに対して行なわれる。マスク
セットでは、ＤＲＱ信号がアクティブとなってもＤＭＡ
転送を許可しない。即ち、ＤＭＡＣ１０３の出力である
ＤＡＫ信号もアクティブとならない。これに対し、マス
ククリアでは、マスクレジスタがクリアされ、ＤＲＱ信
号がアクティブとなると、該当するＤＭＡチャネルのＤ
ＡＫｎ（ｎ＝０〜２）信号がアクティブとなる。

【００３６】受信完了割込みＲＩＮＴ時に、ステップＳ
２０２〜２０５のＷＲＩＴＥＤＭＡＡＤＲ＃ｎ（ｎ
＝０〜２）及びＷＲＩＴＥＤＭＡＭＡＳＫクリア＃
ｎ（ｎ＝０〜２）の命令をＣＰＵ１が発行するのが遅れ
ると、次のようになる。即ち、ＤＭＡＣ１０３が持つア
ドレスレジスタの内容が受信データサイズ分更新されて
いるので、次の電文との切り分けができないとか、又は
図示しない受信サイズ設定値に達したことによるＭＡＳ
Ｋレジスタのマスクビットオン（ＤＲＱ信号がアクティ
ブとなっても認知しない）による受信データの転送不可
状態となる。このため、ＤＭＡＣアドレスレジスタの再
更新及びＭＡＳＫレジスタクリア命令の発行が高速に処
理できるかがデータ転送制御装置に求められる。

【００３７】図１２は、前述したデータ転送制御装置か
らの受信又は送信完了における割込みが発生した際のＣ
ＰＵ１のプログラム処理を示す。ステップＳ２１１で、
通信用ＬＳＩ１０２の割込み情報が入っているステータ
スレジスタＳＴＲの内容を読み込む。次に、ステップＳ
２１２で受信割込みＲＩＮＴか判断し、否ならステップ
Ｓ２１３で送信割込みＴＩＮＴか判断する。肯定なら送
信割込みステップＳ２１４を実行し、ステップＳ２１５
の割込み処理ルーチンを抜け出る。一方、ステップＳ２
１２の受信割込みＲＩＮＴが肯定なら、通信用ＬＳＩ１
０２の受信割込みレジスタＲＸＩＲを読み込む。そし
て、正常又は異常であったかの内容をステップＳ２１７
でメモリ退避する。

【００３８】ステップＳ２１８は、受信割込み発生時の
データ転送処理を行なったＤＭＡＣのチャネルを読み込
む処理である。即ち、図１のチャネルリード回路１２２
の内容が読み込まれる。ステップＳ２１９でステップＳ
２１８で読み込まれたチャネルレジスタ（ＣＨＲＥＧ）
の内容をマイナス“１”とした結果を後述するセレクト
チャネル（ＳＥＬＣＨ）ｎに入れる。そして、ステップ
Ｓ２２０でセレクトチャネル値ｎをメインメモリ３に退
避して割込み処理ルーチンを抜け出る。

【００３９】割込み処理ルーチン（図１２参照）を抜け
出た後、図１３の受信割込み処理プログラムへ移行す
る。ステップＳ２３１でステップＳ２２０でメモリ退避
したセレクトチャネルｎを読み出し、このｎの値に応じ
てステップＳ２３２、Ｓ２３６、Ｓ２４０へ移行するこ
ととなる。もし、セレクトチャネル“ｎ＝０”が肯定な
ら、ステップＳ２３３で図１に示すＣＨ０ＦＦ（Ｃ
ＨＯＦＬＡＧ）のリセットを行ない、チャネルリード
回路１２２に通知する。即ち、ＤＭＡＣチャネル“０”
を使用してのデータ転送処理の完了を通知することにな
る。

【００４０】次に、ステップＳ２３４で、ＤＭＡＣチャ
ネル“０”のメモリ転送先アドレスが受信データバイト
分アドレス更新されているため、次のデータ格納として
の先頭アドレス値“ａ”をＤＭＡＣチャネルアドレスレ
ジスタ（ＤＭＡＡＤＲ０）に再設定する。その後、
ステップＳ２３５では、ＤＭＡＣチャネル“０”のマス
タレジスタのクリアを行ない、ＤＭＡ転送許可の処理を
行なう。セレクトチャネル“ｎ＝１”又は“ｎ＝２”に
対しても各々の該当するＤＭＡチャネルに対し、ステッ
プＳ２３３からステップＳ２３５で説明した処理を実行
する（ステップＳ２３６〜Ｓ２４３）。最後に、ステッ
プＳ２４４でメモリ退避した受信割込みレジスタＲＸＩ
Ｒの読込みを行ない、ステップＳ２４５でその受信電文
の正常性（エラーなし）又は異常性（エラーあり）を検
査する。

【００４１】以上詳細に説明したように、受信割込み発
生の都度、現時点で使用したＤＭＡチャネルのアドレス
及びマスクレジスタの再設定を先行して実行することに
より、データパケットの喪失等の問題を解決している。

【００４２】図１４は、この発明の実施例の動作を説明
するタイムチャートである。図１４の横軸は時間を示
し、受信割込み端子ＲＩＮＴ、フリップフロップ１０４
の出力（１ＦＦ−Ｑ）、フリップフロップ５の出力（２
ＦＦ−Ｑ（ロウアクティブ））、アンド回路１０６の出
力（ＣＯＵＮＴ＋１）、デコーダ１０８の出力ＤＭＡＣ
ＣＨ０、ＣＨ１、ＣＨ２、オア回路１２５の出力ＣＯＵ
ＮＴＣＬＥＡＲ、及びＤＭＡＣ１０３の使用チャネル
の状態ＤＭＡＣＣＨＳＥＬを示す。

【００４３】

【発明の効果】以上説明したように、本発明のデータ転
送制御装置によれば、例えば、４つのチャネルを持つ汎
用ＤＭＡＣに対し、３チャネルを受信専用に割り付け、
受信割込みでＤＭＡＣのチャネルを回転して、次のデー
タパケットを待つようにしたので、ＣＰＵのレスポンス
遅れによる電文喪失を防止することができ、しかも、こ
のような処理を専用のマイクロプロセッサ等を特に備え
なくても実行可能にできる。従って、シリアルデータ伝
送におけるフレーム同期通信、ループ状のネットワーク
通信等に限定されることなく、種々のデータ入出力装置
のＩ／Ｏ制御等にも適用することができ、それらの装置
の構成を簡単にすることができる。

【図面の簡単な説明】

【図１】本発明のデータ転送制御装置の実施例のブロッ
ク図である。

【図２】マイクロプロセッサを用いたシステムの構成の
ブロック図である。

【図３】伝送路におけるデータフォーマットの説明図で
ある。

【図４】伝送路におけるデータフォーマットの説明図で
ある。

【図５】従来のデータ転送制御装置のブロック図であ
る。

【図６】データ転送制御装置と伝送路との接続図であ
る。

【図７】伝送路におけるデータフォーマットの説明図で
ある。

【図８】伝送路におけるデータフォーマットの説明図で
ある。

【図９】伝送路におけるデータフォーマットの説明図で
ある。

【図１０】本実施例の動作を説明するフローチャートで
ある。

【図１１】受信ＤＭＡチャネル毎の受信データ格納メモ
リマップを示す図である。

【図１２】本実施例の動作を説明するフローチャートで
ある。

【図１３】本実施例の動作を説明するフローチャートで
ある。

【図１４】本実施例の動作を説明するタイムチャートで
ある。

【符号の説明】

１ＣＰＵ２システムバス３メインメモリ１１割当回路１２指示回路１３表示回路１４データ処理装置１００データ転送制御装置１０１レシーバ１０２通信用ＬＳＩ１０３ダイレクトメモリアクセスコントローラ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｌ 12/42

Claims

【特許請求の範囲】

【請求項１】データを処理するデータ処理装置と、当
該データ処理装置がデータを送受信するための通信回線
との間で、データ転送を行なうため、当該データ処理装
置と前記通信回線との間に設けられ、データ転送の専用
に設けられたダイレクトメモリアクセスコントローラに
より、前記データ転送を制御するデータ転送制御装置に
おいて、前記ダイレクトメモリアクセスコントローラが持つ複数
のチャネルのうち、データの受信用に割り当てたチャネ
ルを、受信データの転送のために順次循環して割り当て
る割当回路と、当該割当回路による前記チャネルの割当を、前記通信回
線からのデータの受信に伴う割り込み信号の発生によ
り、変更するよう、指示する指示回路と、前記ダイレクトメモリアクセスコントローラが前記通信
回線からのデータの受信に使用したチャネルを、前記デ
ータ処理装置が判別できるように表示する表示回路とを
備えたことを特徴とするデータ転送制御装置。