JPH05199459A - ディジタルフェーダ装置 - Google Patents
ディジタルフェーダ装置Info
- Publication number
- JPH05199459A JPH05199459A JP878192A JP878192A JPH05199459A JP H05199459 A JPH05199459 A JP H05199459A JP 878192 A JP878192 A JP 878192A JP 878192 A JP878192 A JP 878192A JP H05199459 A JPH05199459 A JP H05199459A
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- JP
- Japan
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- fader
- supplied
- signal
- fade
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- Pending
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- Studio Circuits (AREA)
- Processing Of Color Television Signals (AREA)
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Abstract
(57)【要約】
【目的】乗算器を用いずにフェーダを行う。
【構成】所定の入出力特性をメモリに記憶させ、このメ
モリのアドレスに入力のディジタル値を対応させ、この
アドレスの示す内容に出力のディジタル値を対応させる
ことによって、出力特性（特に非線形な特性）を容易に
導出するＬＵＴ方法によりγ補正だけでなくフェードイ
ン／アウトも行わせる。
モリのアドレスに入力のディジタル値を対応させ、この
アドレスの示す内容に出力のディジタル値を対応させる
ことによって、出力特性（特に非線形な特性）を容易に
導出するＬＵＴ方法によりγ補正だけでなくフェードイ
ン／アウトも行わせる。
Description
【０００１】
【産業上の利用分野】この発明は、ビデオカメラ、電子
カメラ等の映像をフェードイン・フェードアウトさせる
装置におけるディジタルフェーダ装置に関する。
カメラ等の映像をフェードイン・フェードアウトさせる
装置におけるディジタルフェーダ装置に関する。
【０００２】
【従来の技術】以下に従来のディジタルフェーダ装置の
例を、図３を参照しながら説明する。図３において、ｎ
bit のディジタル映像入力信号Ｓｉは、遅延装置２１お
よび減算器２３へ供給される。遅延装置２１へ供給され
た信号は、遅延され加算器２２へ供給される。減算器２
３へ供給された映像信号は、基準値から減算され乗算器
２４へ供給される。乗算器２４へ供給された減算器２３
の出力信号は、ゲート２７から供給された信号に応じた
係数が乗算され加算器２２へ供給される。加算器２２へ
供給された遅延装置２１および乗算器２４の出力信号
は、加算されｎbit のディジタル映像出力信号Ｓｏとし
て出力される。
例を、図３を参照しながら説明する。図３において、ｎ
bit のディジタル映像入力信号Ｓｉは、遅延装置２１お
よび減算器２３へ供給される。遅延装置２１へ供給され
た信号は、遅延され加算器２２へ供給される。減算器２
３へ供給された映像信号は、基準値から減算され乗算器
２４へ供給される。乗算器２４へ供給された減算器２３
の出力信号は、ゲート２７から供給された信号に応じた
係数が乗算され加算器２２へ供給される。加算器２２へ
供給された遅延装置２１および乗算器２４の出力信号
は、加算されｎbit のディジタル映像出力信号Ｓｏとし
て出力される。
【０００３】スイッチ２５は、供給されるフェードＯＮ
／ＯＦＦ信号により制御され、フェードＯＮのときに供
給されたパルスをカウンタ２６へ供給する。カウンタ２
６にはフェードイン／アウト信号が供給され、このフェ
ードイン／アウト信号により応じて供給されているパル
スをアップまたはダウンカウントし、ゲート２７を介し
て乗算器２４へ供給する。カウンタ出力をＣｏ（ｔ）、
映像入力信号をＳｉ、映像出力信号をＳｏ（ｔ）とすれ
ば、例えば白フェードの場合、 Ｓｏ（ｔ）＝Ｓｉ＋｛（２n −１）−Ｓｉ｝×Ｃｏ（ｔ） の出力特性を実現でき、映像入力信号Ｓｉが小さければ
速い変化で、逆に大きければ遅い変化で基準の値２n −
１にフェードアウトする。また、逆の過程によりフェー
ドインする。フェードイン／アウトに要する時間はカウ
ンタ２６へ供給されるパルスの周波数で設定することが
できる。しかし、従来のディジタルフェーダ装置では、
乗算器２４を用いるため回路規模が大きくなってしまう
という問題がある。
／ＯＦＦ信号により制御され、フェードＯＮのときに供
給されたパルスをカウンタ２６へ供給する。カウンタ２
６にはフェードイン／アウト信号が供給され、このフェ
ードイン／アウト信号により応じて供給されているパル
スをアップまたはダウンカウントし、ゲート２７を介し
て乗算器２４へ供給する。カウンタ出力をＣｏ（ｔ）、
映像入力信号をＳｉ、映像出力信号をＳｏ（ｔ）とすれ
ば、例えば白フェードの場合、 Ｓｏ（ｔ）＝Ｓｉ＋｛（２n −１）−Ｓｉ｝×Ｃｏ（ｔ） の出力特性を実現でき、映像入力信号Ｓｉが小さければ
速い変化で、逆に大きければ遅い変化で基準の値２n −
１にフェードアウトする。また、逆の過程によりフェー
ドインする。フェードイン／アウトに要する時間はカウ
ンタ２６へ供給されるパルスの周波数で設定することが
できる。しかし、従来のディジタルフェーダ装置では、
乗算器２４を用いるため回路規模が大きくなってしまう
という問題がある。
【０００４】
【発明が解決しようとする課題】このように従来の装置
においては、乗算器を用いるため回路規模が大きくなっ
てしまうという問題があった。この発明は上記のような
従来技術の欠点を除去し、γ補正に使用されるＬｏｏｋ
Ｕｐ Ｔａｂｌｅ（以下ＬＵＴと記す）方法を用いて
フェーダ機能を実現し、回路規模を小さくすることを目
的とするものである。
においては、乗算器を用いるため回路規模が大きくなっ
てしまうという問題があった。この発明は上記のような
従来技術の欠点を除去し、γ補正に使用されるＬｏｏｋ
Ｕｐ Ｔａｂｌｅ（以下ＬＵＴと記す）方法を用いて
フェーダ機能を実現し、回路規模を小さくすることを目
的とするものである。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明においては、映像信号のγ補正を行いγ
補正された映像信号を出力するγ補正用のルックアップ
テーブルと、所定の間隔で前記ルックアップテーブルを
フェードインまたはフェードアウトのデータに書き換え
る手段とを備えたことを特徴とするディジタルフェーダ
装置を提供する。
めに、この発明においては、映像信号のγ補正を行いγ
補正された映像信号を出力するγ補正用のルックアップ
テーブルと、所定の間隔で前記ルックアップテーブルを
フェードインまたはフェードアウトのデータに書き換え
る手段とを備えたことを特徴とするディジタルフェーダ
装置を提供する。
【０００６】
【作用】このように構成されたものにおいては、所定の
入出力特性をメモリに記憶させ、このメモリのアドレス
に入力のディジタル値を対応させ、このアドレスの示す
内容に出力のディジタル値を対応させることによって、
出力特性（特に非線形な特性）を容易に導出するＬＵＴ
方法によりγ補正だけでなくフェードイン／アウトも行
うことができる。
入出力特性をメモリに記憶させ、このメモリのアドレス
に入力のディジタル値を対応させ、このアドレスの示す
内容に出力のディジタル値を対応させることによって、
出力特性（特に非線形な特性）を容易に導出するＬＵＴ
方法によりγ補正だけでなくフェードイン／アウトも行
うことができる。
【０００７】
【実施例】以下、この発明の実施例について、図１から
図２を参照して詳細に説明する。図１において、ｎbit
ディジタル映像入力信号はマルチプレクサ１０へ供給さ
れる。マルチプレクサ１０は、垂直ブランキング期間
（以下ＶＢＬＫ期間と記す）と映像期間とで、それぞれ
フェード用のγ補正をＶＢＬＫ期間に書き換えるための
アドレスと映像データとを選択するためのセレクタであ
り、ロジック回路１２の出力信号により制御され、選択
された信号はγ補正用ＬＵＴ（ＲＡＭ）１１へ供給され
る。Ｖ系パルスはロジック回路１２へ供給される。ロジ
ック回路１２はフェーダＯＮ信号が供給されているとき
にだけ動作し、供給されているＶ系パルスをマルチプレ
クサへ供給する。
図２を参照して詳細に説明する。図１において、ｎbit
ディジタル映像入力信号はマルチプレクサ１０へ供給さ
れる。マルチプレクサ１０は、垂直ブランキング期間
（以下ＶＢＬＫ期間と記す）と映像期間とで、それぞれ
フェード用のγ補正をＶＢＬＫ期間に書き換えるための
アドレスと映像データとを選択するためのセレクタであ
り、ロジック回路１２の出力信号により制御され、選択
された信号はγ補正用ＬＵＴ（ＲＡＭ）１１へ供給され
る。Ｖ系パルスはロジック回路１２へ供給される。ロジ
ック回路１２はフェーダＯＮ信号が供給されているとき
にだけ動作し、供給されているＶ系パルスをマルチプレ
クサへ供給する。
【０００８】マイコン１５にはフェーダＯＮ／ＯＦＦ信
号により制御され、供給されたフェードイン／アウト信
号に応じてアドレス発生回路１３およびフェーダ用デー
タ発生回路１４を制御する。アドレス発生回路１３は、
マイコン１５により制御されマルチプレクサ１０へアド
レスを供給する。フェーダ用データ発生回路１４は、マ
イコン１５により制御されγ補正用ＬＵＴ１１へフェー
ダ用のデータを供給する。γ補正用ＬＵＴ１１は、マル
チプレクサ１０から供給された信号を、フェーダ用デー
タ発生回路１４から供給された信号によりγ補正した信
号を出力する。フェーダを実行するときにはフェーダＯ
Ｎ信号がマイコン１５へ供給され、マイコン１５からの
制御信号によりＶＢＬＫ期間毎（あるいは一定の間隔の
ＶＢＬＫ期間毎に）アドレス発生回路１３からアドレス
が、フェーダ用データ発生回路からフェーダ用データが
それぞれマルチプレクサ１０、γ補正用ＬＵＴ１１へ供
給される。ＶＢＬＫ期間にマルチプレクサ１０でアドレ
スを選択後、γ補正用ＬＵＴ１１のテーブルの内容を、
例えば白フェードアウトのとき図２に示すように書き換
える。次の映像期間には、この新しいフェーダ用データ
がγ補正用ＬＵＴ１１で用いられ、フェーダが実現され
る。このようにＬＵＴを用いたγ補正を行うディジタル
カメラにおいて、規模の大きな乗算器を用いずにフェー
ダを実現できる。フェーダ期間中およびγ補正後の白バ
ランス等の制御は、フェーダ開始直前の状態に保持し、
フェーダ終了後解除される。
号により制御され、供給されたフェードイン／アウト信
号に応じてアドレス発生回路１３およびフェーダ用デー
タ発生回路１４を制御する。アドレス発生回路１３は、
マイコン１５により制御されマルチプレクサ１０へアド
レスを供給する。フェーダ用データ発生回路１４は、マ
イコン１５により制御されγ補正用ＬＵＴ１１へフェー
ダ用のデータを供給する。γ補正用ＬＵＴ１１は、マル
チプレクサ１０から供給された信号を、フェーダ用デー
タ発生回路１４から供給された信号によりγ補正した信
号を出力する。フェーダを実行するときにはフェーダＯ
Ｎ信号がマイコン１５へ供給され、マイコン１５からの
制御信号によりＶＢＬＫ期間毎（あるいは一定の間隔の
ＶＢＬＫ期間毎に）アドレス発生回路１３からアドレス
が、フェーダ用データ発生回路からフェーダ用データが
それぞれマルチプレクサ１０、γ補正用ＬＵＴ１１へ供
給される。ＶＢＬＫ期間にマルチプレクサ１０でアドレ
スを選択後、γ補正用ＬＵＴ１１のテーブルの内容を、
例えば白フェードアウトのとき図２に示すように書き換
える。次の映像期間には、この新しいフェーダ用データ
がγ補正用ＬＵＴ１１で用いられ、フェーダが実現され
る。このようにＬＵＴを用いたγ補正を行うディジタル
カメラにおいて、規模の大きな乗算器を用いずにフェー
ダを実現できる。フェーダ期間中およびγ補正後の白バ
ランス等の制御は、フェーダ開始直前の状態に保持し、
フェーダ終了後解除される。
【０００９】
【発明の効果】この発明によれば、乗算器を用いずにγ
補正用ＬＵＴを用いてフェード機能が実現でき、回路規
模を小さくすることができる。
補正用ＬＵＴを用いてフェード機能が実現でき、回路規
模を小さくすることができる。
【図１】この発明に係るディジタルフェーダ回路の一実
施例のブロック図である。
施例のブロック図である。
【図２】この発明に係るディジタルフェーダ回路のフェ
ーダ特性の時間応答特性である。
ーダ特性の時間応答特性である。
【図３】従来のディジタルフェーダ回路のブロック図で
ある。
ある。
１０…マルチプレクサ、１１…γ補正用ＬＵＴ、１２…
ロジック回路、１３…アドレス発生回路、１４…フェー
ダ用データ発生回路、１５…マイコン
ロジック回路、１３…アドレス発生回路、１４…フェー
ダ用データ発生回路、１５…マイコン
Claims (1)
- 【請求項１】 映像信号のγ補正を行いγ補正された映
像信号を出力するγ補正用のルックアップテーブルと、 所定の間隔で前記ルックアップテーブルをフェードイン
またはフェードアウトのデータに書き換える手段とを備
えたことを特徴とするディジタルフェーダ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP878192A JPH05199459A (ja) | 1992-01-22 | 1992-01-22 | ディジタルフェーダ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP878192A JPH05199459A (ja) | 1992-01-22 | 1992-01-22 | ディジタルフェーダ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199459A true JPH05199459A (ja) | 1993-08-06 |
Family
ID=11702424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP878192A Pending JPH05199459A (ja) | 1992-01-22 | 1992-01-22 | ディジタルフェーダ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199459A (ja) |
-
1992
- 1992-01-22 JP JP878192A patent/JPH05199459A/ja active Pending
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