JPH0520036A - デイジタル信号処理回路 - Google Patents
デイジタル信号処理回路Info
- Publication number
- JPH0520036A JPH0520036A JP19860491A JP19860491A JPH0520036A JP H0520036 A JPH0520036 A JP H0520036A JP 19860491 A JP19860491 A JP 19860491A JP 19860491 A JP19860491 A JP 19860491A JP H0520036 A JPH0520036 A JP H0520036A
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- JP
- Japan
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- stored
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- digital signal
- signal processing
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- Withdrawn
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- Stored Programmes (AREA)
Abstract
(57)【要約】
【目的】 簡易な構成により複数種類の処理を実行する
ことができるディジタル信号処理回路を提供する。 【構成】 プログラムカウンタ２内には第１のＲＯＭ４
に格納された複数のメインプログラムの先頭アドレスと
実行モードとの組からなる多数の動作メニューが格納さ
れた第２のＲＯＭが備えられている。ここで外部からこ
の第２のＲＯＭのアドレスが指定されると、このアドレ
スに格納された動作メニューが第２のＲＯＭから読み出
され、この動作メニュー中の実行モードがデコーダで解
読され、先頭アドレスとデコーダでの解読結果に従って
第１のＲＯＭ４のアドレスが生成され、このアドレスに
格納された命令が第１のＲＯＭ４から読み出される。
ことができるディジタル信号処理回路を提供する。 【構成】 プログラムカウンタ２内には第１のＲＯＭ４
に格納された複数のメインプログラムの先頭アドレスと
実行モードとの組からなる多数の動作メニューが格納さ
れた第２のＲＯＭが備えられている。ここで外部からこ
の第２のＲＯＭのアドレスが指定されると、このアドレ
スに格納された動作メニューが第２のＲＯＭから読み出
され、この動作メニュー中の実行モードがデコーダで解
読され、先頭アドレスとデコーダでの解読結果に従って
第１のＲＯＭ４のアドレスが生成され、このアドレスに
格納された命令が第１のＲＯＭ４から読み出される。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭ内にプログラム
を格納しておき、プログラムカウンタから指示された順
序に従ってそのプログラムが実行されるディジタル信号
処理回路に関するものである。
を格納しておき、プログラムカウンタから指示された順
序に従ってそのプログラムが実行されるディジタル信号
処理回路に関するものである。
【０００２】
【従来の技術】従来よりディジタル信号処理回路は、音
声情報処理等の種々の分野で用いられているが、通常Ｒ
ＯＭには１つのメインプログラムしか格納されていな
い。このため、互いに異なる多数の処理を実行するには
多数種類のディジタル信号処理回路を用意する必要があ
った。
声情報処理等の種々の分野で用いられているが、通常Ｒ
ＯＭには１つのメインプログラムしか格納されていな
い。このため、互いに異なる多数の処理を実行するには
多数種類のディジタル信号処理回路を用意する必要があ
った。
【０００３】
【発明が解決しようとする課題】しかし、上記のような
ディジタル信号処理回路では、コスト高となり、また省
スペース化に反する。これを解決するためには１つのメ
インプログラムで実質的に多数の処理を行うことができ
るように、例えば外部からオン／オフ信号を入力してメ
インプログラム内でその信号がオンかオフかを判定し
て、その信号がオンかオフかにより異なる処理を行うプ
ログラムが格納されたアドレスに分岐させることが考え
られる。しかし、この方法を採用するとメインプログラ
ムが複雑となり、しかも外部からプログラム分岐のため
の信号を入力する必要が生じ、この点からも複雑な構成
となる。
ディジタル信号処理回路では、コスト高となり、また省
スペース化に反する。これを解決するためには１つのメ
インプログラムで実質的に多数の処理を行うことができ
るように、例えば外部からオン／オフ信号を入力してメ
インプログラム内でその信号がオンかオフかを判定し
て、その信号がオンかオフかにより異なる処理を行うプ
ログラムが格納されたアドレスに分岐させることが考え
られる。しかし、この方法を採用するとメインプログラ
ムが複雑となり、しかも外部からプログラム分岐のため
の信号を入力する必要が生じ、この点からも複雑な構成
となる。
【０００４】本発明は上記事情に基づいてなされたもの
であり、簡易な構成により複数種類の処理を実行するこ
とができるディジタル信号処理回路を提供することを目
的とする。
であり、簡易な構成により複数種類の処理を実行するこ
とができるディジタル信号処理回路を提供することを目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明のディジタル信号処理回路は、プログラムが格
納された第１の記憶手段と、前記第１の記憶手段のアド
レスを順次指定するプログラムカウンタとを備えたディ
ジタル信号処理回路において、前記第１の記憶手段が、
複数のメインプログラムを格納するものであり、前記プ
ログラムカウンタが、前記第１の記憶手段に格納された
メインプログラムの実行モードとの組からなる、該プロ
グラムカウンタの動作メニューが複数記憶された第２の
記憶手段を備え、外部から所望とする動作メニューを指
定することにより、前記第１の記憶手段に記憶された複
数のメインプログラムのうちの所望とするメインプログ
ラムを所望とする動作モードで実行するように構成した
ことを特徴とするものである。ここで上記「動作モー
ド」とは、例えばプログラムを実行する際に指示するア
ドレスを＋１ずつインクリメントするか＋２ずつインク
リメントするか等のモードをいう。
の本発明のディジタル信号処理回路は、プログラムが格
納された第１の記憶手段と、前記第１の記憶手段のアド
レスを順次指定するプログラムカウンタとを備えたディ
ジタル信号処理回路において、前記第１の記憶手段が、
複数のメインプログラムを格納するものであり、前記プ
ログラムカウンタが、前記第１の記憶手段に格納された
メインプログラムの実行モードとの組からなる、該プロ
グラムカウンタの動作メニューが複数記憶された第２の
記憶手段を備え、外部から所望とする動作メニューを指
定することにより、前記第１の記憶手段に記憶された複
数のメインプログラムのうちの所望とするメインプログ
ラムを所望とする動作モードで実行するように構成した
ことを特徴とするものである。ここで上記「動作モー
ド」とは、例えばプログラムを実行する際に指示するア
ドレスを＋１ずつインクリメントするか＋２ずつインク
リメントするか等のモードをいう。
【０００６】
【作用】本発明のディジタル信号処理回路は前記の構成
によって、第１の記憶手段に複数のメインプログラムを
格納しておき、またプログラムカウンタ内に第２の記憶
手段を備え、この第２の記憶手段に各メインプログラム
の先頭アドレスと各メインプログラムの実行モードとの
組からなる動作メニューを複数組記憶しておき、外部か
らこれら複数組の動作メニューのうち所望とする処理に
対応する動作メニューを指定し、この指定された動作メ
ニューに従って所望するメインプログラムを実行する。
これにより、１つのディジタル信号処理回路で複数種類
の処理を行うことができ、またメインプログラム内での
種々の分岐等により複数の処理を行わせる場合と比べ一
つ一つのメインプログラムが簡単化されバグ等も少なく
なり、また外部から分岐判断のための信号を入力する必
要もなくなり簡単な構成のディジタル信号処理回路とな
る。
によって、第１の記憶手段に複数のメインプログラムを
格納しておき、またプログラムカウンタ内に第２の記憶
手段を備え、この第２の記憶手段に各メインプログラム
の先頭アドレスと各メインプログラムの実行モードとの
組からなる動作メニューを複数組記憶しておき、外部か
らこれら複数組の動作メニューのうち所望とする処理に
対応する動作メニューを指定し、この指定された動作メ
ニューに従って所望するメインプログラムを実行する。
これにより、１つのディジタル信号処理回路で複数種類
の処理を行うことができ、またメインプログラム内での
種々の分岐等により複数の処理を行わせる場合と比べ一
つ一つのメインプログラムが簡単化されバグ等も少なく
なり、また外部から分岐判断のための信号を入力する必
要もなくなり簡単な構成のディジタル信号処理回路とな
る。
【０００７】
【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。図３は、本発明に係るディジタル信号処
理回路の一例を示したブロック図である。本実施例のデ
ィジタル信号処理回路は、プログラムカウンタ２と、演
算命令の組み合わせ等がプログラム化して格納されてい
る第１のＲＯＭ４と、第１のＲＯＭ４に格納された命令
を順次解読するシーケンサ兼デコーダ６と、ＲＡＭ８
と、シーケンサ兼デコーダ６からの命令に応じてＲＡＭ
８のアドレスを指示するアドレス演算部１０と、掛算器
１２と、演算処理部１４と、アキュムレータ１６と、バ
スライン１８と、Ｉ／Ｏインターフェース２０とからな
る。
いて説明する。図３は、本発明に係るディジタル信号処
理回路の一例を示したブロック図である。本実施例のデ
ィジタル信号処理回路は、プログラムカウンタ２と、演
算命令の組み合わせ等がプログラム化して格納されてい
る第１のＲＯＭ４と、第１のＲＯＭ４に格納された命令
を順次解読するシーケンサ兼デコーダ６と、ＲＡＭ８
と、シーケンサ兼デコーダ６からの命令に応じてＲＡＭ
８のアドレスを指示するアドレス演算部１０と、掛算器
１２と、演算処理部１４と、アキュムレータ１６と、バ
スライン１８と、Ｉ／Ｏインターフェース２０とからな
る。
【０００８】プログラムカウンタ２で第１のＲＯＭ４に
格納されたプログラムのアドレスが順次指定され、この
指定されたアドレスに格納された命令がシーケンサ兼デ
コーダ６に読み出され、この命令が解読されてその命令
に応じ各部へ指示が出される。また、この命令に応じて
アドレス演算部１０内でＲＡＭ８のアドレスが指示さ
れ、ＲＡＭ８内がアクセスされる。また、必要に応じて
ＲＡＭ８内のデータが掛算器１２に入力されて掛算の演
算が行われ、演算処理部１４に送られて各種演算が行わ
れこの演算結果のデータは、アキュムレータ１６を経由
し、さらにバスライン１８を経由してＲＡＭ８に格納さ
れ、または、Ｉ／Ｏインターフェース２０を経由して外
部に出力される。
格納されたプログラムのアドレスが順次指定され、この
指定されたアドレスに格納された命令がシーケンサ兼デ
コーダ６に読み出され、この命令が解読されてその命令
に応じ各部へ指示が出される。また、この命令に応じて
アドレス演算部１０内でＲＡＭ８のアドレスが指示さ
れ、ＲＡＭ８内がアクセスされる。また、必要に応じて
ＲＡＭ８内のデータが掛算器１２に入力されて掛算の演
算が行われ、演算処理部１４に送られて各種演算が行わ
れこの演算結果のデータは、アキュムレータ１６を経由
し、さらにバスライン１８を経由してＲＡＭ８に格納さ
れ、または、Ｉ／Ｏインターフェース２０を経由して外
部に出力される。
【０００９】図２は、図３に示すディジタル信号処理回
路中の第１のＲＯＭ４の記憶回路を略示した図である。
第１のＲＯＭ４内には第１のメインプログラム４０ａ，
第２のメインプログラム４０ｂ等複数のメインプログラ
ムが格納されており、またこれら複数のメインプログラ
ムで共通に使用されるサブルーチン４０ｎ，４０ｍ等も
格納されている。
路中の第１のＲＯＭ４の記憶回路を略示した図である。
第１のＲＯＭ４内には第１のメインプログラム４０ａ，
第２のメインプログラム４０ｂ等複数のメインプログラ
ムが格納されており、またこれら複数のメインプログラ
ムで共通に使用されるサブルーチン４０ｎ，４０ｍ等も
格納されている。
【００１０】図１は、図３に示すディジタル信号処理回
路中のプログラムカウンタ２の構成を略した図である。
プログラムカウンタ２内には各メインプログラム４０
ａ，４０ｂ，・・・ の先頭アドレスと実行モードとの組か
らなる多数の動作メニューが格納された第２のＲＯＭ３
０が備えられている。ここで外部からこの第２のＲＯＭ
３０のアドレスが指定されると、このアドレスに格納さ
れた動作メニューが第２のＲＯＭ３０から読み出され、
この動作メニュー中の実行モードがデコーダ３２で解読
され、先頭アドレスとデコーダ３２での解読結果に従っ
て第１のＲＯＭ４（図３参照）のアドレスが生成され、
このアドレスに格納された命令が第１のＲＯＭ４から読
み出される。このようにして、外部から第２のＲＯＭ３
０のアドレスを指定することにより、複数のメインプロ
グラム４０ａ，４０ｂ，・・・ のうちどのメインプログラ
ムをどのようなモードで実行するかが決定される。この
ため図２に示すように一つのＲＯＭ内に複数のメインプ
ログラム４０ａ，４０ｂ，・・・ を格納しておくことが可
能となる。このように、本実施例は、複数のメインプロ
グラムを持っているので、ユーザが自由に処理を選んで
設定することができ、ディジタル信号処理回路に汎用性
をもたせることができる。
路中のプログラムカウンタ２の構成を略した図である。
プログラムカウンタ２内には各メインプログラム４０
ａ，４０ｂ，・・・ の先頭アドレスと実行モードとの組か
らなる多数の動作メニューが格納された第２のＲＯＭ３
０が備えられている。ここで外部からこの第２のＲＯＭ
３０のアドレスが指定されると、このアドレスに格納さ
れた動作メニューが第２のＲＯＭ３０から読み出され、
この動作メニュー中の実行モードがデコーダ３２で解読
され、先頭アドレスとデコーダ３２での解読結果に従っ
て第１のＲＯＭ４（図３参照）のアドレスが生成され、
このアドレスに格納された命令が第１のＲＯＭ４から読
み出される。このようにして、外部から第２のＲＯＭ３
０のアドレスを指定することにより、複数のメインプロ
グラム４０ａ，４０ｂ，・・・ のうちどのメインプログラ
ムをどのようなモードで実行するかが決定される。この
ため図２に示すように一つのＲＯＭ内に複数のメインプ
ログラム４０ａ，４０ｂ，・・・ を格納しておくことが可
能となる。このように、本実施例は、複数のメインプロ
グラムを持っているので、ユーザが自由に処理を選んで
設定することができ、ディジタル信号処理回路に汎用性
をもたせることができる。
【００１１】
【発明の効果】以上説明したように本発明によれば、第
１の記憶手段内に複数のメインプログラムを格納してお
き、またプログラムカウンタ内に、第１の記憶手段に格
納されたメインプログラムの先頭アドレスと該メインプ
ログラムの実行モードとの組からなる、該プログラムカ
ウンタの動作メニューが複数記憶された第２の記憶手段
を備え、外部から所望とする動作メニューを指定するこ
とにより、前記第１の記憶手段に記憶された複数のメイ
ンプログラムのうちの所望とするメインプログラムを所
望とする動作モードで実行するようにしたため、単純な
構成で１つの記憶手段内に複数のメインプログラムを収
納して必要に応じて所望とするメインプログラムを実行
させることができるディジタル信号処理回路を提供する
ことができる。
１の記憶手段内に複数のメインプログラムを格納してお
き、またプログラムカウンタ内に、第１の記憶手段に格
納されたメインプログラムの先頭アドレスと該メインプ
ログラムの実行モードとの組からなる、該プログラムカ
ウンタの動作メニューが複数記憶された第２の記憶手段
を備え、外部から所望とする動作メニューを指定するこ
とにより、前記第１の記憶手段に記憶された複数のメイ
ンプログラムのうちの所望とするメインプログラムを所
望とする動作モードで実行するようにしたため、単純な
構成で１つの記憶手段内に複数のメインプログラムを収
納して必要に応じて所望とするメインプログラムを実行
させることができるディジタル信号処理回路を提供する
ことができる。
【図１】図３に示すディジタル信号処理回路中のプログ
ラムカウンタの構成を略した図である。
ラムカウンタの構成を略した図である。
【図２】図３に示すディジタル信号処理回路中のＲＯＭ
の記憶内容を略示した図である。
の記憶内容を略示した図である。
【図３】本発明に係るディジタル信号処理回路の一例を
示したブロック図である。
示したブロック図である。
２ プログラムカウンタ ４ 第１のＲＯＭ ６ シーケンサ兼デコーダ ８ ＲＡＭ １０ アドレス演算部 １２ 掛算器 １４ 演算処理部 １６ アキュムレータ ２０ Ｉ／Ｏインターフェース ３０ 第２のＲＯＭ ３２ デコーダ ３４ カウンタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 プログラムが格納された第１の記憶手段
と、前記第１の記憶手段のアドレスを順次指定するプロ
グラムカウンタとを備えたディジタル信号処理回路にお
いて、 前記第１の記憶手段が、複数のメインプログラムを格納
するものであり、 前記プログラムカウンタが、前記第１の記憶手段に格納
されたメインプログラムの実行モードとの組からなる、
該プログラムカウンタの動作メニューが複数記憶された
第２の記憶手段を備え、 外部から所望とする動作メニューを指定することによ
り、前記第１の記憶手段に記憶された複数のメインプロ
グラムのうちの所望とするメインプログラムを所望とす
る動作モードで実行するように構成したことを特徴とす
るディジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19860491A JPH0520036A (ja) | 1991-07-12 | 1991-07-12 | デイジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19860491A JPH0520036A (ja) | 1991-07-12 | 1991-07-12 | デイジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520036A true JPH0520036A (ja) | 1993-01-29 |
Family
ID=16393962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19860491A Withdrawn JPH0520036A (ja) | 1991-07-12 | 1991-07-12 | デイジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520036A (ja) |
-
1991
- 1991-07-12 JP JP19860491A patent/JPH0520036A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |