JPH0520095A - 割込み信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 パワーオン・リセット中に各々のデバイスよ
りの割込み信号のアクティブ・レベルを検出し、自動的
に各デバイスの割込み信号のアクティブ状態を判定して
ＣＰＵに報知できるようにした割込み信号処理回路を提
供することを目的とする。 【構成】 装置の電源が投入された時のパワーオン・リ
セット期間内に、各種デバイスのそれぞれの割込み要求
信号１０のアクティブ・レベルを判別して記憶してお
く。この記憶されている信号レベルに応じて、各種デバ
イスから割込み要求信号１０が出力されたかどうかを検
出してＣＰＵに割込み要求の発生を通知するように動作
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、割込み要求を発生する
各種デバイスの割込み信号のアクティブレベルを自動的
に判定して割込み要求を受け付ける割込み信号処理回路
に関するものである。

【０００２】

【従来の技術】コンピュータ等の情報処理システムで
は、例えばイベントの発生を割込み信号等により検出
し、その割込み処理によってシステムの動作を制御する
方式を採っているものがある。このような情報処理シス
テムでは、割込み信号を発生するデバイスとして、例え
ばタイマやキーボード更には各種周辺回路等のように複
数のデバイスがあり、しかもそれぞれの割込みがアクテ
ィブになる割込み信号のレベル、即ちアクティブ・ハイ
レベルであるか、アクティブ・ロウレベルであるかが各
デバイス毎にまちまちである場合が非常に多い。このよ
うな場合は、システムの設計段階で、割込み信号を受け
付ける側で、各々のデバイスに対して割込み信号の信号
レベルを決定しておくか、或いは割込みレジスタの条件
設定により、システム起動後、システムの前処理段階
で、割込み信号のアクティブレベルを設定するようにし
ている。

【０００３】

【発明が解決しようとする課題】しかし上記従来例の前
者のように、システム設計時に、割込み信号レベルを固
定して設計を行った場合は、後々の変更が不可能とな
る。又、後者のように、システムの前処理でレジスタに
各種条件を設定して割込み信号の信号レベルを設定する
場合は、システムを起動する毎に、そのレジスタに所定
の条件値を書き込まなければならないという問題があ
る。

【０００４】本発明は上記従来例に鑑みてなされたもの
で、パワーオン・リセット中に各々のデバイスよりの割
込み信号のアクティブ・レベルを検出し、自動的に各デ
バイスの割込み信号のアクティブ状態を判定してＣＰＵ
に報知できるようにした割込み信号処理回路を提供する
ことを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明の割込み信号処理回路は以下のような構成を備
える。即ち、割込み要求を発生する各種デバイスとＣＰ
Ｕの間に介在し、割込み信号の処理を行う割込み信号処
理回路であって、装置の電源が投入された時、パワーオ
ン・リセット信号を出力するパワーオン・リセット手段
と、前記パワーオンリセット期間内に前記各種デバイス
のそれぞれの割込み要求信号のアクティブ・レベルを判
別して記憶する記憶手段と、前記記憶手段に記憶された
信号レベルに応じて、各種デバイスから割込み要求信号
が出力されたかどうかを検出してＣＰＵに通知する手段
とを有する。

【０００６】

【作用】以上の構成において、装置の電源が投入された
時のパワーオン・リセット期間内に、各種デバイスのそ
れぞれの割込み要求信号のアクティブ・レベルを判別し
て記憶しておく。この記憶されている信号レベルに応じ
て、各種デバイスから割込み要求信号が出力されたかど
うかを検出してＣＰＵに割込み要求の発生を通知するよ
うに動作する。

【０００７】

【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。

【０００８】本実施例の割込み信号処理回路の構成を説
明する前に、図３を参照してこの割込み信号処理回路を
用いた回路全体の構成を説明する。

【０００９】図３において、３０１は装置全体に電力を
供給する電源、３０２は、この電源３０１をオン・オフ
するための電源スイッチである。３０３はパワーオン・
リセット回路で、電源３０１の電源スイッチ３０２がオ
ンされた時、所定のパルス幅を有するパワーオン・リセ
ット信号９をロウレベルで出力する。３０４〜３０６の
それぞれは各デバイスを示し、これらデバイスのそれぞ
れが割込み要求を発生することができる。３０７〜３０
９のそれぞれは、各デバイスに対応して設けられた割込
み信号処理回路で、その詳細は図１に示されている。３
１０はプライオリティ・エンコーダで、割込み信号処理
回路３０７〜３０９のそれぞれより割込み信号１１を入
力し、その優先順位を決定してＣＰＵ３１１に割込み要
求を出力している。

【００１０】図１は本発明の一実施例の割込み信号処理
回路（３０７〜３０９）の構成図であり、図２は図１の
回路がどのように動作するかを示したタイミングチャー
トである。

【００１１】図１において、１は検出期間発生器で、パ
ワーオンリセット時間内において、割込み要求信号１０
がハイレベルであるかロウレベル状態であるかを検出す
るためにタイミング信号１２を出力している。２はＡＮ
Ｄゲートで、検出期間中（タイミング信号１２がハイレ
ベルの時）に割込み要求信号レベルをラツチ３に出力し
ている。３は、この検出期間中にＡＮＤゲート２から出
力された割込み要求信号１０の信号レベルをラッチする
ラッチ回路である。４，５はインバータ回路、６，７は
ＡＮＤゲート、８はＯＲゲートである。

【００１２】９はパワーオンリセット信号、１０は対応
するデバイスから出力される割込み要求信号を示してい
る。１２は検出期間中であることを示すタイミング信
号、１３は、この検出期間中に検出されてラッチ回路３
にラッチされている信号レベルを示し、システムの起動
中この信号レベルが保持されている。

【００１３】以下、図１の構成例を図２のタイミング図
を参照して説明する。

【００１４】まず、タイミングＴ１でシステムの電源ス
イッチ３０２がオンされて電源が投入されると、パワー
オン・リセット回路３０３よりパワーオンリセット信号
９がロウレベルで出力され、パワーオン・リセット期間
がスタートする。パワーオンリセット信号９がロウレベ
ルになると、検出期間発生回路１が起動し、タイミング
Ｔ２でタイミング信号１２がハイレベルになる。このと
きの割込み要求信号１０は、ＡＮＤゲート２でゲートさ
れ、割込み要求信号１０がハイレベルであればハイレベ
ルが、ロウレベルであればロウレベルの信号がＡＮＤゲ
ート２より出力される。従って、この検出期間の割込み
要求信号１０の状態がラッチ回路３にラッチされて保持
され、システム起動中、その信号レベルが、保持信号レ
ベル１３としてラッチ回路３より出力されることにな
る。

【００１５】ところで、パワーオンリセット信号９がロ
ウレベルの期間では、各デバイスも当然リセット状態で
あり、割込み要求信号１０もアクティブになっていない
はずである。即ち、これら各デバイスが実際に割込み要
求を出力して、割込み信号１０をアクティブにするの
は、現在ラッチ回路３に保持されている信号レベルと逆
であることになる。例えば、図２に示すように、この検
出期間中の割込み要求信号１０の信号レベルがロウレベ
ルであった場合、実際このデバイスが割込み要求信号１
０をアクティブにするときは、この割込み要求信号１０
の信号レベルはハイレベルになるはずである。

【００１６】この場合について具体的に説明すると、図
２のタイミングの場合は、ラッチ回路３から出力された
保持信号レベル１３はロウレベルであるため、ＡＮＤゲ
ート７の出力は常にロウレベルに固定される。一方、保
持信号レベル１３はインバータ回路４によって反転され
るため、ＡＮＤゲート６の出力は割込み要求信号１０の
状態に依存することになる。従って、割込み要求信号線
１０がロウレベルであればＡＮＤゲート６の出力もロウ
レベルとなり、このときはＯＲゲート８からの出力であ
る割込み信号１１もロウレベルとなる。

【００１７】また、タイミングＴ３で割込み要求信号１
０がハイレベルになると、ＡＮＤゲート６の出力がハイ
レベルになり、これにより割込み信号１１がハイレベル
になる。前述したように、この場合、割込み要求信号１
０がロウレベルのときは、対応するデバイスが割込み要
求を出力していない状態であり、割込み要求信号１０が
ハイレベルのときは割込みを要求している状態を示して
いる。従って、そのデバイスより割込み要求が出力され
ると、ＡＮＤゲート６の出力がハイレベルになり、割込
み信号１１がアクティブ・ハイで出力される。

【００１８】このようにして、システムが起動している
間は、この条件は常に保持され、この保持信号レベル１
３と実際の割込み要求信号１０の信号レベルとの関係が
保証されるようになる。

【００１９】図４は、この割込み信号処理回路の動作を
示すフローチャートである。

【００２０】装置の電源が投入されて、パワーオン・リ
セット信号９がロウレベルになると、このパワーオン・
リセット期間中に、タイミング信号１２がハイレベルで
出力される。これにより、このときの割込み要求信号１
０の信号レベルに応じた信号レベルがラッチ回路３にラ
ッチされる（ステップＳ２，Ｓ３）。そして、ステップ
Ｓ４或いはステップＳ５で、ラッチ回路３に保持されて
いる保持信号レベル１３と異なる信号レベルの割込み要
求信号１０が入力されると、ステップＳ６で割込み信号
１１がハイレベルで出力される。

【００２１】尚、本発明は複数の機器から構成されるシ
ステムに適用しても、１つの機器からなる装置に適用し
ても良い。また、本発明はシステム或は装置に、本発明
を実施するプログラムを供給することによって達成され
る場合にも適用できることは言うまでもない。

【００２２】以上説明したように本実施例によれば、パ
ワーオンリセット中に、割込み要求を発生する各デバイ
スの割込み要求信号の信号レベルを検出し、これを記憶
しておくことにより、各デバイスの割込み要求信号のア
クティブ・レベルに応じて割込み要求を受け付けること
ができる。これにより、より自由度の高いシステム設計
ができ、ソフトウェア等により割込みレジスタの条件設
定等を行うことなく、各デバイスの割込み要求を判別で
きる効果がある。

【００２３】

【発明の効果】以上説明したように本発明によれば、パ
ワーオン・リセット中に各々のデバイスよりの割込み信
号のアクティブ・レベルを検出し、自動的に各デバイス
の割込み信号のアクティブ状態を判定してＣＰＵに報知
できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の割込み信号処理回路の概略
構成を示すブロック図である。

【図２】本実施例の割込み信号処理回路の動作を示すタ
イミング図である。

【図３】本実施例の割込み信号処理回路を用いた装置の
全体構成を示すブロック図である。

【図４】本実施例の割込み信号処理回路の動作を説明す
るフローチャートである。

【符号の説明】

１ 検出期間発生回路 ２，６，７ ＡＮＤゲート ３ ラッチ回路 ４，５ インバータ回路 ８ ＯＲゲート ９ パワーオンリセット信号 １０ 割込み要求信号 １１ 割込み信号 １２ タイミング信号 １３ 保持信号レベル ３０１ 電源 ３０２ 電源スイッチ ３０３〜３０６ デバイス ３０７〜３０９ 割込み信号処理回路 ３１０ プライオリティ・エンコーダ ３１１ ＣＰＵ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 割込み要求を発生する各種デバイスとＣ
   ＰＵとに介在し、割込み信号の処理を行う割込み信号処
   理回路であって、 装置の電源が投入された時、パワーオン・リセット信号
   を出力するパワーオン・リセット手段と、 前記パワーオンリセット期間内に前記各種デバイスのそ
   れぞれの割込み要求信号のアクティブ・レベルを判別し
   て記憶する記憶手段と、 前記記憶手段に記憶された信号レベルに応じて、各種デ
   バイスから割込み要求信号が出力されたかどうかを検出
   してＣＰＵに通知する手段と、 を有することを特徴とする割込み信号処理回路。
2. 【請求項２】 前記各種デバイスよりの割込み要求信号
   のアクティブ・レベルを、前記パワーオンリセット期間
   内の割込み要求信号の信号レベルを反転したものである
   として判別するようにしたことを特徴とする請求項１に
   記載の割込み信号処理回路。