JPH0520164A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
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- JPH0520164A JPH0520164A JP20142991A JP20142991A JPH0520164A JP H0520164 A JPH0520164 A JP H0520164A JP 20142991 A JP20142991 A JP 20142991A JP 20142991 A JP20142991 A JP 20142991A JP H0520164 A JPH0520164 A JP H0520164A
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- 230000007704 transition Effects 0.000 claims abstract description 76
- 230000000737 periodic effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Abstract
(57)【要約】
【目的】 基本バスサイクルの２倍の周波数で動作し、
高速なメモリシステムを必要としない動作シーケンスを
改良したメモリアクセス装置を提供すること。 【構成】 リード時におけるリードタイミングは、アド
レス信号が遷移された後、リード信号がアクティブ状態
となる基本バスサイクルのクロックのレベルの第２回目
の遷移から次の基本バスサイクルのクロックのレベルの
第１回目の遷移までの間であり、リード信号がアクティ
ブ状態となる区間は基本バスサイクルの約３／４と従来
に比べて非常に長いので、低速メモリが使用可能とな
る。即ち、本発明のメモリアクセス装置は、基本バスサ
イクルの２倍の周波数で動作し、メモリ自身の動作速度
の高速化を図ることなく低速メモリが使用でき、結果と
して、信頼性を損なうことなく低コストで高速なコンピ
ュータシステムが実現できるという効果を有する。
高速なメモリシステムを必要としない動作シーケンスを
改良したメモリアクセス装置を提供すること。 【構成】 リード時におけるリードタイミングは、アド
レス信号が遷移された後、リード信号がアクティブ状態
となる基本バスサイクルのクロックのレベルの第２回目
の遷移から次の基本バスサイクルのクロックのレベルの
第１回目の遷移までの間であり、リード信号がアクティ
ブ状態となる区間は基本バスサイクルの約３／４と従来
に比べて非常に長いので、低速メモリが使用可能とな
る。即ち、本発明のメモリアクセス装置は、基本バスサ
イクルの２倍の周波数で動作し、メモリ自身の動作速度
の高速化を図ることなく低速メモリが使用でき、結果と
して、信頼性を損なうことなく低コストで高速なコンピ
ュータシステムが実現できるという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリアクセス装置の
動作シーケンスに関し、各種コンピュータシステム・コ
ントローラに応用可能なメモリアクセス装置に関する。
動作シーケンスに関し、各種コンピュータシステム・コ
ントローラに応用可能なメモリアクセス装置に関する。
【０００２】
【従来技術】コンピュータシステムにおけるメモリアク
セスの高速化は、システムを高速化する上で必須条件で
ある。上記メモリアクセスの高速化をメモリ自身の動作
速度の高速化にて行うことは、メモリがシステム中に大
量に使用されることから大きなコストアップの要因とな
っている。このため、メモリ自身の動作速度を高速化す
ることなく動作シーケンスの改良により従来通りのメモ
リを使用可能とした高速のメモリアクセス装置が望まれ
ている。
セスの高速化は、システムを高速化する上で必須条件で
ある。上記メモリアクセスの高速化をメモリ自身の動作
速度の高速化にて行うことは、メモリがシステム中に大
量に使用されることから大きなコストアップの要因とな
っている。このため、メモリ自身の動作速度を高速化す
ることなく動作シーケンスの改良により従来通りのメモ
リを使用可能とした高速のメモリアクセス装置が望まれ
ている。
【０００３】
【発明が解決しようとする課題】ここで、メモリアクセ
スにおけるメモリの読み出し時には、メモリを構成する
各セルのキャパシタをセンシングアンプにて増幅して読
み取ることとなる。このため、メモリアクセス装置のリ
ード信号のアクティブ時間は相当長く必要である。一
方、メモリアクセスにおけるメモリの書き込み時には、
メモリを構成する各セルのキャパシタを電流にてチャー
ジすることとなる。この時、メモリへの書き込み時間を
考慮した大電流を用いることができるため、メモリアク
セス装置のライト信号のアクティブ時間はリード信号よ
り短くて良い。即ち、上述の基本バスサイクルの高速化
では、基本バスサイクルにおけるリード信号のアクティ
ブ状態である割合が問題となる。従来技術のメモリアク
セスする回路によると、メモリアクセスのためにメモリ
読み出し（以下、リードという）及びメモリ書き込み
（以下、ライトという）の単位である基本バスサイクル
の４倍の周波数や３倍の周波数の基準周期信号（以下、
クロック信号という）を必要とするものがある。近年、
図５に一例を示したように、基本バスサイクルの高速化
に伴いメモリアクセスする回路の動作を基本バスサイク
ルの２倍の周波数のクロック信号で実現するものが現出
してきている。このものでは、リード時のリード信号の
終了のタイミングがアドレス信号が出力された後の上記
基本バスサイクルの終了以前で約 1.5サイクル後と速
い。このように基本バスサイクルにおけるリード信号の
アクティブ状態である割合が約１／２と少ない動作シー
ケンスから成るメモリアクセス装置では、結局、動作速
度が高速なメモリを必要とすることになるという問題が
あった。更に、ライト時のデータ書き込み終了のタイミ
ングが基本バスサイクルの終了より遅いような動作シー
ケンスを有するメモリアクセス装置では、次の基本バス
サイクルにその分だけ食い込むことになる。このため、
次の基本バスサイクルのリード信号又はライト信号の開
始のタイミングを遅くする必要が生じる。しかし、上記
タイミングを遅くすることは基本バスサイクルの高速化
に逆行してしまうことになる。そこで、上述ような動作
シーケンスを有するメモリアクセス装置で次の基本バス
サイクルへの食い込みをなくすためには、結局、動作速
度が高速なメモリを必要とすることになるという問題が
あった。
スにおけるメモリの読み出し時には、メモリを構成する
各セルのキャパシタをセンシングアンプにて増幅して読
み取ることとなる。このため、メモリアクセス装置のリ
ード信号のアクティブ時間は相当長く必要である。一
方、メモリアクセスにおけるメモリの書き込み時には、
メモリを構成する各セルのキャパシタを電流にてチャー
ジすることとなる。この時、メモリへの書き込み時間を
考慮した大電流を用いることができるため、メモリアク
セス装置のライト信号のアクティブ時間はリード信号よ
り短くて良い。即ち、上述の基本バスサイクルの高速化
では、基本バスサイクルにおけるリード信号のアクティ
ブ状態である割合が問題となる。従来技術のメモリアク
セスする回路によると、メモリアクセスのためにメモリ
読み出し（以下、リードという）及びメモリ書き込み
（以下、ライトという）の単位である基本バスサイクル
の４倍の周波数や３倍の周波数の基準周期信号（以下、
クロック信号という）を必要とするものがある。近年、
図５に一例を示したように、基本バスサイクルの高速化
に伴いメモリアクセスする回路の動作を基本バスサイク
ルの２倍の周波数のクロック信号で実現するものが現出
してきている。このものでは、リード時のリード信号の
終了のタイミングがアドレス信号が出力された後の上記
基本バスサイクルの終了以前で約 1.5サイクル後と速
い。このように基本バスサイクルにおけるリード信号の
アクティブ状態である割合が約１／２と少ない動作シー
ケンスから成るメモリアクセス装置では、結局、動作速
度が高速なメモリを必要とすることになるという問題が
あった。更に、ライト時のデータ書き込み終了のタイミ
ングが基本バスサイクルの終了より遅いような動作シー
ケンスを有するメモリアクセス装置では、次の基本バス
サイクルにその分だけ食い込むことになる。このため、
次の基本バスサイクルのリード信号又はライト信号の開
始のタイミングを遅くする必要が生じる。しかし、上記
タイミングを遅くすることは基本バスサイクルの高速化
に逆行してしまうことになる。そこで、上述ような動作
シーケンスを有するメモリアクセス装置で次の基本バス
サイクルへの食い込みをなくすためには、結局、動作速
度が高速なメモリを必要とすることになるという問題が
あった。
【０００４】本発明は、上記の課題を解決するために成
されたものであり、その目的とするところは、マイクロ
プロセッサのメモリアクセスにおいて、基本バスサイク
ルの２倍の周波数で動作し、メモリ自身の動作速度の高
速化を図るというような高速なメモリシステムを必要と
しない動作シーケンスを改良したメモリアクセス装置を
提供し、低コストで高速なコンピュータシステムを実現
することにある。
されたものであり、その目的とするところは、マイクロ
プロセッサのメモリアクセスにおいて、基本バスサイク
ルの２倍の周波数で動作し、メモリ自身の動作速度の高
速化を図るというような高速なメモリシステムを必要と
しない動作シーケンスを改良したメモリアクセス装置を
提供し、低コストで高速なコンピュータシステムを実現
することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の発明の構成は、２つのレベル状態から成るクロック信
号のレベルの４回の遷移を１単位とする基本バスサイク
ルにてメモリアクセスするメモリアクセス装置におい
て、前記基本バスサイクル毎の前記クロック信号のレベ
ルの第１回目の遷移に同期してアドレス信号の遷移を開
始するアドレス信号出力手段と、リード時においては、
前記基本バスサイクルの前記クロック信号のレベルの第
２回目の遷移に同期してリード信号のレベルの遷移を開
始し、次の前記基本バスサイクルの前記クロック信号の
レベルの第１回目の遷移に同期して再び前記リード信号
のレベルの遷移を開始し該リード信号のレベルを元の状
態に戻すリード信号出力手段と、ライト時においては、
前記基本バスサイクルの前記クロック信号のレベルの第
２回目の遷移に同期してライト信号のレベルの遷移を開
始し、同じ前記基本バスサイクルの前記クロック信号の
レベルの第４回目の遷移に同期して再び前記ライト信号
のレベルの遷移を開始し該ライト信号のレベルを元の状
態に戻すライト信号出力手段と、前記リード信号出力手
段による前記リード信号又は前記ライト信号出力手段に
よる前記ライト信号のレベルの遷移が開始されると同
時、もしくは、その後のタイミングにてデータ信号の遷
移を開始し、次の前記基本バスサイクルの前記クロック
信号のレベルの第１回目の遷移に同期して再び前記デー
タ信号の遷移を開始し該データ信号を元の状態に戻すデ
ータ信号入出力手段とを備えたことを特徴とする。
の発明の構成は、２つのレベル状態から成るクロック信
号のレベルの４回の遷移を１単位とする基本バスサイク
ルにてメモリアクセスするメモリアクセス装置におい
て、前記基本バスサイクル毎の前記クロック信号のレベ
ルの第１回目の遷移に同期してアドレス信号の遷移を開
始するアドレス信号出力手段と、リード時においては、
前記基本バスサイクルの前記クロック信号のレベルの第
２回目の遷移に同期してリード信号のレベルの遷移を開
始し、次の前記基本バスサイクルの前記クロック信号の
レベルの第１回目の遷移に同期して再び前記リード信号
のレベルの遷移を開始し該リード信号のレベルを元の状
態に戻すリード信号出力手段と、ライト時においては、
前記基本バスサイクルの前記クロック信号のレベルの第
２回目の遷移に同期してライト信号のレベルの遷移を開
始し、同じ前記基本バスサイクルの前記クロック信号の
レベルの第４回目の遷移に同期して再び前記ライト信号
のレベルの遷移を開始し該ライト信号のレベルを元の状
態に戻すライト信号出力手段と、前記リード信号出力手
段による前記リード信号又は前記ライト信号出力手段に
よる前記ライト信号のレベルの遷移が開始されると同
時、もしくは、その後のタイミングにてデータ信号の遷
移を開始し、次の前記基本バスサイクルの前記クロック
信号のレベルの第１回目の遷移に同期して再び前記デー
タ信号の遷移を開始し該データ信号を元の状態に戻すデ
ータ信号入出力手段とを備えたことを特徴とする。
【０００６】
【作用】基本バスサイクルは２つのレベル状態から成る
クロック信号のレベルの４回の遷移を１単位としてお
り、アドレス信号出力手段により上記基本バスサイクル
毎のクロック信号のレベルの第１回目の遷移に同期して
アドレス信号の遷移が開始される。リード時において
は、リード信号出力手段により基本バスサイクルのクロ
ック信号のレベルの第２回目の遷移に同期してリード信
号のレベルの遷移が開始される。その後、上記リード信
号出力手段により次の上記基本バスサイクルの上記クロ
ック信号のレベルの第１回目の遷移に同期して再び上記
リード信号のレベルの遷移が開始されそのリード信号の
レベルが元の状態に戻される。又、ライト時において
は、ライト信号出力手段により上記基本バスサイクルの
上記クロック信号のレベルの第２回目の遷移に同期して
ライト信号のレベルの遷移が開始される。その後、上記
ライト信号出力手段により同じ上記基本バスサイクルの
上記クロック信号のレベルの第４回目の遷移に同期して
再び上記ライト信号のレベルの遷移が開始されそのライ
ト信号のレベルが元の状態に戻される。そして、データ
信号入出力手段により上記リード信号出力手段による上
記リード信号又は上記ライト信号出力手段による上記ラ
イト信号のレベルの遷移が開始されると同時、もしく
は、その後のタイミングにてデータ信号の遷移が開始さ
れる。その後、データ信号入出力手段により次の上記基
本バスサイクルの上記クロック信号のレベルの第１回目
の遷移に同期して再び上記データ信号の遷移が開始され
そのデータ信号が元の状態に戻される。これにより、リ
ードタイミングはリード信号がアクティブ状態である基
本バスサイクルのクロック信号のレベルの第２回目の遷
移から次の基本バスサイクルのクロック信号のレベルの
第１回目の遷移までとなる。又、ライトタイミングはラ
イト信号がアクティブ状態である基本バスサイクルのク
ロック信号のレベルの第２回目の遷移から同じ基本バス
サイクルのクロック信号のレベルの第４回目の遷移まで
となる。そして、データ信号の遷移はリード信号又はラ
イト信号がアクティブ状態とされると同時、もしくは、
その後のタイミングから次の基本バスサイクルのクロッ
ク信号のレベルの第１回目の遷移までの間となる。
クロック信号のレベルの４回の遷移を１単位としてお
り、アドレス信号出力手段により上記基本バスサイクル
毎のクロック信号のレベルの第１回目の遷移に同期して
アドレス信号の遷移が開始される。リード時において
は、リード信号出力手段により基本バスサイクルのクロ
ック信号のレベルの第２回目の遷移に同期してリード信
号のレベルの遷移が開始される。その後、上記リード信
号出力手段により次の上記基本バスサイクルの上記クロ
ック信号のレベルの第１回目の遷移に同期して再び上記
リード信号のレベルの遷移が開始されそのリード信号の
レベルが元の状態に戻される。又、ライト時において
は、ライト信号出力手段により上記基本バスサイクルの
上記クロック信号のレベルの第２回目の遷移に同期して
ライト信号のレベルの遷移が開始される。その後、上記
ライト信号出力手段により同じ上記基本バスサイクルの
上記クロック信号のレベルの第４回目の遷移に同期して
再び上記ライト信号のレベルの遷移が開始されそのライ
ト信号のレベルが元の状態に戻される。そして、データ
信号入出力手段により上記リード信号出力手段による上
記リード信号又は上記ライト信号出力手段による上記ラ
イト信号のレベルの遷移が開始されると同時、もしく
は、その後のタイミングにてデータ信号の遷移が開始さ
れる。その後、データ信号入出力手段により次の上記基
本バスサイクルの上記クロック信号のレベルの第１回目
の遷移に同期して再び上記データ信号の遷移が開始され
そのデータ信号が元の状態に戻される。これにより、リ
ードタイミングはリード信号がアクティブ状態である基
本バスサイクルのクロック信号のレベルの第２回目の遷
移から次の基本バスサイクルのクロック信号のレベルの
第１回目の遷移までとなる。又、ライトタイミングはラ
イト信号がアクティブ状態である基本バスサイクルのク
ロック信号のレベルの第２回目の遷移から同じ基本バス
サイクルのクロック信号のレベルの第４回目の遷移まで
となる。そして、データ信号の遷移はリード信号又はラ
イト信号がアクティブ状態とされると同時、もしくは、
その後のタイミングから次の基本バスサイクルのクロッ
ク信号のレベルの第１回目の遷移までの間となる。
【０００７】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。図１は本発明に係るメモリアクセス装置を使用
した半導体集積回路を示したブロックダイヤグラムであ
る。マイクロプロセッサ５は、主として、中央処理ユニ
ット（以下、ＣＰＵという）１とメモリ管理ユニット
（以下、ＭＭＵという）２とメモリアクセス装置３とか
ら構成されている。そして、半導体集積回路６は、メモ
リ４と上記マイクロプロセッサ５とから構成されてい
る。尚、半導体集積回路６はメモリ４の一部又は全部を
含んでも良く、全く含まなくても良い。ＣＰＵ１とＭＭ
Ｕ２とメモリアクセス装置３及びメモリ４との間は、主
に以下の信号線にてそれぞれ接続されている。ＣＰＵ１
とＭＭＵ２、ＭＭＵ２とメモリアクセス装置３、メモリ
アクセス装置３とメモリ４、そして、ＣＰＵ１とメモリ
アクセス装置３はそれぞれアドレス信号線１０，１１，
１２，１３にてそれぞれ接続されている。又、ＣＰＵ１
とメモリアクセス装置３、メモリアクセス装置３とメモ
リ４はそれぞれデータ信号線１４，１５にて接続されて
いる。又、メモリアクセス装置３とメモリ４との間はリ
ード信号線１６、ライト信号線１７，１８、リード／ラ
イト選択信号線１９、バイト／ワード選択信号線２０、
そして、データストローブ信号線にて接続されている。
尚、上述の各信号線を介してそれぞれ同じ名称の信号が
伝達される。
明する。図１は本発明に係るメモリアクセス装置を使用
した半導体集積回路を示したブロックダイヤグラムであ
る。マイクロプロセッサ５は、主として、中央処理ユニ
ット（以下、ＣＰＵという）１とメモリ管理ユニット
（以下、ＭＭＵという）２とメモリアクセス装置３とか
ら構成されている。そして、半導体集積回路６は、メモ
リ４と上記マイクロプロセッサ５とから構成されてい
る。尚、半導体集積回路６はメモリ４の一部又は全部を
含んでも良く、全く含まなくても良い。ＣＰＵ１とＭＭ
Ｕ２とメモリアクセス装置３及びメモリ４との間は、主
に以下の信号線にてそれぞれ接続されている。ＣＰＵ１
とＭＭＵ２、ＭＭＵ２とメモリアクセス装置３、メモリ
アクセス装置３とメモリ４、そして、ＣＰＵ１とメモリ
アクセス装置３はそれぞれアドレス信号線１０，１１，
１２，１３にてそれぞれ接続されている。又、ＣＰＵ１
とメモリアクセス装置３、メモリアクセス装置３とメモ
リ４はそれぞれデータ信号線１４，１５にて接続されて
いる。又、メモリアクセス装置３とメモリ４との間はリ
ード信号線１６、ライト信号線１７，１８、リード／ラ
イト選択信号線１９、バイト／ワード選択信号線２０、
そして、データストローブ信号線にて接続されている。
尚、上述の各信号線を介してそれぞれ同じ名称の信号が
伝達される。
【０００８】図２は本発明に係るメモリアクセス装置の
基本バスサイクルにおけるリード時の動作タイミング図
を示している。基本バスサイクルは第１クロックＴs と
第２クロックＴe とから成るクロック信号のレベルの４
回の遷移を１単位としている。つまり、メモリアクセス
装置の動作シーケンスは基本バスサイクルの２倍の周波
数のクロック信号で動作する。リード時は、ＣＰＵ１か
らの指令に基づきリード／ライト選択信号は基本バスサ
イクルの第１クロックＴs の立ち上がりに同期してリー
ド状態を許可するＨiとなる。この時、アドレス信号、
リード信号及びデータ信号は図２に示されたタイミング
で動作する。即ち、アドレス信号は基本バスサイクルの
第１クロックＴs の立ち上がりに同期して遷移が開始さ
れる。又、リード信号は基本バスサイクルの第１クロッ
クＴs の立ち下がりに同期して遷移が開始される。そし
て、次の基本バスサイクルの第１クロックＴs の立ち上
がりに同期して再びそのレベルの遷移を開始し元の状態
に戻される。又、データ信号はリード信号のレベルの遷
移が開始された後のタイミングにて遷移が開始される。
そして、次の基本バスサイクルの第１クロックＴs の立
ち上がりに同期して再び遷移が開始され元の状態に戻さ
れる。上述のようなタイミングの動作シーケンスにおい
て、リード時に低速メモリを利用する上で重要なのは、
リード信号が遷移されてアクティブ状態であるＬo とな
る区間の長さである。つまり、この長さが長い程、低速
メモリのアクセスが可能となる。本発明では、基本バス
サイクルの第１クロックＴs の立ち下がりから次の基本
バスサイクルの第１クロックＴs の立ち上がりまでをＬ
o としており、基本バスサイクルの約３／４と従来に比
べて非常に長くなっている。
基本バスサイクルにおけるリード時の動作タイミング図
を示している。基本バスサイクルは第１クロックＴs と
第２クロックＴe とから成るクロック信号のレベルの４
回の遷移を１単位としている。つまり、メモリアクセス
装置の動作シーケンスは基本バスサイクルの２倍の周波
数のクロック信号で動作する。リード時は、ＣＰＵ１か
らの指令に基づきリード／ライト選択信号は基本バスサ
イクルの第１クロックＴs の立ち上がりに同期してリー
ド状態を許可するＨiとなる。この時、アドレス信号、
リード信号及びデータ信号は図２に示されたタイミング
で動作する。即ち、アドレス信号は基本バスサイクルの
第１クロックＴs の立ち上がりに同期して遷移が開始さ
れる。又、リード信号は基本バスサイクルの第１クロッ
クＴs の立ち下がりに同期して遷移が開始される。そし
て、次の基本バスサイクルの第１クロックＴs の立ち上
がりに同期して再びそのレベルの遷移を開始し元の状態
に戻される。又、データ信号はリード信号のレベルの遷
移が開始された後のタイミングにて遷移が開始される。
そして、次の基本バスサイクルの第１クロックＴs の立
ち上がりに同期して再び遷移が開始され元の状態に戻さ
れる。上述のようなタイミングの動作シーケンスにおい
て、リード時に低速メモリを利用する上で重要なのは、
リード信号が遷移されてアクティブ状態であるＬo とな
る区間の長さである。つまり、この長さが長い程、低速
メモリのアクセスが可能となる。本発明では、基本バス
サイクルの第１クロックＴs の立ち下がりから次の基本
バスサイクルの第１クロックＴs の立ち上がりまでをＬ
o としており、基本バスサイクルの約３／４と従来に比
べて非常に長くなっている。
【０００９】図３は上述のメモリアクセス装置の基本バ
スサイクルにおけるライト時の動作タイミング図を示し
ている。図２のリード時と同様に、基本バスサイクルは
第１クロックＴs と第２クロックＴe とから成るクロッ
ク信号のレベルの４回の遷移を１単位としている。つま
り、メモリアクセス装置の動作シーケンスは基本バスサ
イクルの２倍の周波数のクロック信号で動作される。ラ
イト時は、ＣＰＵ１からの指令に基づきリード／ライト
選択信号は基本バスサイクルの第１クロックＴs の立ち
上がりに同期してライト状態を許可するＬoとなる。こ
の時、アドレス信号、ライト信号及びデータ信号は図３
に示されたタイミングで動作する。即ち、アドレス信号
は基本バスサイクルの第１クロックＴs の立ち上がりに
同期して遷移が開始される。又、ライト信号は基本バス
サイクルの第１クロックＴs の立ち下がりに同期して遷
移が開始される。そして、基本バスサイクルの第２クロ
ックＴe の立ち下がりに同期して再びそのレベルの遷移
を開始し元の状態に戻される。又、データ信号はライト
信号のレベルの遷移が開始された後のタイミングにて遷
移が開始される。そして、次の基本バスサイクルの第１
クロックＴsの立ち上がりに同期して再び遷移が開始さ
れ元の状態に戻される。ライト時に低速メモリを利用す
る上で重要なのは、ライト信号のＬo である区間の長さ
とその終了のタイミングである。つまり、ライト信号の
Ｌo である区間の長さはできるだけ長く方が良いが、前
述したようにライト時はリード時のようにＬo である区
間が長くなくてもライト時間は十分である。そして、ラ
イト時において、次の基本バスサイクルの第１クロック
Ｔs の立ち上がりまでにデータ信号を元の状態に戻さな
いで、データの誤書き込みを起こさないためには、次の
基本バスサイクルにおけるライト信号のレベルの遷移の
開始を遅くする必要が生じてしまう。すると、ライト信
号のＬo である区間の長さがその分だけ短くなり、高速
なメモリを使用しなければならなくなる。従って、上述
の状態を避けるためにライト信号の終了のタイミングを
他の信号より早く終わらせ、次の基本バスサイクルの第
１クロックＴs の立ち上がりまでに書き込みを終了し、
同時にデータ信号を元の状態に戻すという動作シーケン
スから成るメモリアクセス装置とする。本発明では、ラ
イト信号は基本バスサイクルの第１クロックＴs の立ち
下がりから第２クロックＴe の立ち下がりまでをＬo と
しており、又、データ信号の遷移はライト信号のレベル
の遷移が開始された後のタイミングから次の基本バスサ
イクルの第１クロックＴs の立ち上がりまでとしている
ので、上述のような不都合が生じることはない。
スサイクルにおけるライト時の動作タイミング図を示し
ている。図２のリード時と同様に、基本バスサイクルは
第１クロックＴs と第２クロックＴe とから成るクロッ
ク信号のレベルの４回の遷移を１単位としている。つま
り、メモリアクセス装置の動作シーケンスは基本バスサ
イクルの２倍の周波数のクロック信号で動作される。ラ
イト時は、ＣＰＵ１からの指令に基づきリード／ライト
選択信号は基本バスサイクルの第１クロックＴs の立ち
上がりに同期してライト状態を許可するＬoとなる。こ
の時、アドレス信号、ライト信号及びデータ信号は図３
に示されたタイミングで動作する。即ち、アドレス信号
は基本バスサイクルの第１クロックＴs の立ち上がりに
同期して遷移が開始される。又、ライト信号は基本バス
サイクルの第１クロックＴs の立ち下がりに同期して遷
移が開始される。そして、基本バスサイクルの第２クロ
ックＴe の立ち下がりに同期して再びそのレベルの遷移
を開始し元の状態に戻される。又、データ信号はライト
信号のレベルの遷移が開始された後のタイミングにて遷
移が開始される。そして、次の基本バスサイクルの第１
クロックＴsの立ち上がりに同期して再び遷移が開始さ
れ元の状態に戻される。ライト時に低速メモリを利用す
る上で重要なのは、ライト信号のＬo である区間の長さ
とその終了のタイミングである。つまり、ライト信号の
Ｌo である区間の長さはできるだけ長く方が良いが、前
述したようにライト時はリード時のようにＬo である区
間が長くなくてもライト時間は十分である。そして、ラ
イト時において、次の基本バスサイクルの第１クロック
Ｔs の立ち上がりまでにデータ信号を元の状態に戻さな
いで、データの誤書き込みを起こさないためには、次の
基本バスサイクルにおけるライト信号のレベルの遷移の
開始を遅くする必要が生じてしまう。すると、ライト信
号のＬo である区間の長さがその分だけ短くなり、高速
なメモリを使用しなければならなくなる。従って、上述
の状態を避けるためにライト信号の終了のタイミングを
他の信号より早く終わらせ、次の基本バスサイクルの第
１クロックＴs の立ち上がりまでに書き込みを終了し、
同時にデータ信号を元の状態に戻すという動作シーケン
スから成るメモリアクセス装置とする。本発明では、ラ
イト信号は基本バスサイクルの第１クロックＴs の立ち
下がりから第２クロックＴe の立ち下がりまでをＬo と
しており、又、データ信号の遷移はライト信号のレベル
の遷移が開始された後のタイミングから次の基本バスサ
イクルの第１クロックＴs の立ち上がりまでとしている
ので、上述のような不都合が生じることはない。
【００１０】尚、図２及び図３にて示されたバイト／ワ
ード選択信号及びデータストローブ信号は、本発明にお
ける必須要件ではないが、コンピュータシステムを構築
するに当り必要とする場合が多いものである。バイト／
ワード選択信号は、データのアクセスタイプ、つまり、
バイト／ワード選択信号がＨi であればワード型（２バ
イト型）のデータアクセス、バイト／ワード選択信号が
Ｌo であればバイト型のデータアクセスをそれぞれ行う
ことを表す信号である。データストローブ信号は、リー
ド／ライト選択信号と組み合わせることによりリード信
号又はライト信号を作るための中間信号であり、メモリ
の種類によっては必要な信号である。
ード選択信号及びデータストローブ信号は、本発明にお
ける必須要件ではないが、コンピュータシステムを構築
するに当り必要とする場合が多いものである。バイト／
ワード選択信号は、データのアクセスタイプ、つまり、
バイト／ワード選択信号がＨi であればワード型（２バ
イト型）のデータアクセス、バイト／ワード選択信号が
Ｌo であればバイト型のデータアクセスをそれぞれ行う
ことを表す信号である。データストローブ信号は、リー
ド／ライト選択信号と組み合わせることによりリード信
号又はライト信号を作るための中間信号であり、メモリ
の種類によっては必要な信号である。
【００１１】図４は、本発明のメモリアクセス装置によ
るバスタイミングの一実施例として、上述の図２及び図
３の動作タイミング図の変数に対応した数値例を示した
表である。表に示された数値より、基本バスサイクル
は、 ２ＴC ＝２×５０＝１００ であり、 ２ＴC−（ＴH＋ＴR＋ＴRDF）＝１００−（２２＋３＋１０）＝６５ であるので、基本バスサイクル１００ｎｓに対して約６
５ｎｓアクセスの低速メモリが利用できることになる。
るバスタイミングの一実施例として、上述の図２及び図
３の動作タイミング図の変数に対応した数値例を示した
表である。表に示された数値より、基本バスサイクル
は、 ２ＴC ＝２×５０＝１００ であり、 ２ＴC−（ＴH＋ＴR＋ＴRDF）＝１００−（２２＋３＋１０）＝６５ であるので、基本バスサイクル１００ｎｓに対して約６
５ｎｓアクセスの低速メモリが利用できることになる。
【００１２】
【発明の効果】本発明は、アドレス信号出力手段により
アドレス信号が基本バスサイクル毎のクロック信号のレ
ベルの第１回目の遷移に同期して遷移を開始し、リード
時においては、リード信号出力手段によりリード信号の
レベルが基本バスサイクルのクロック信号のレベルの第
２回目の遷移から次の基本バスサイクルの第１回目の遷
移までアクティブ状態となり、ライト時においては、ラ
イト信号出力手段によりライト信号のレベルが基本バス
サイクルのクロック信号のレベルの第２回目の遷移から
第４回目の遷移までアクティブ状態となり、データ信号
に対してゲートが開く区間はリード時においてはリード
信号又はライト時においてはライト信号がそれぞれアク
ティブ状態とされると同時、もしくは、その後から次の
基本バスサイクルのクロック信号のレベルの第１回目の
遷移までの間であり、リード信号がアクティブ状態とな
る区間は基本バスサイクルの約３／４と従来に比べて非
常に長いので、低速メモリが使用可能となる。又、ライ
ト信号がアクティブ状態から元の状態に戻るのが基本バ
スサイクル内の他の信号より早いので、誤書き込みが起
こることがない。即ち、本発明のメモリアクセス装置
は、基本バスサイクルの２倍の周波数で動作し、メモリ
自身の動作速度の高速化を図ることなく低速メモリが使
用でき、結果として、信頼性を損なうことなく低コスト
で高速なコンピュータシステムが実現できるという効果
を有する。
アドレス信号が基本バスサイクル毎のクロック信号のレ
ベルの第１回目の遷移に同期して遷移を開始し、リード
時においては、リード信号出力手段によりリード信号の
レベルが基本バスサイクルのクロック信号のレベルの第
２回目の遷移から次の基本バスサイクルの第１回目の遷
移までアクティブ状態となり、ライト時においては、ラ
イト信号出力手段によりライト信号のレベルが基本バス
サイクルのクロック信号のレベルの第２回目の遷移から
第４回目の遷移までアクティブ状態となり、データ信号
に対してゲートが開く区間はリード時においてはリード
信号又はライト時においてはライト信号がそれぞれアク
ティブ状態とされると同時、もしくは、その後から次の
基本バスサイクルのクロック信号のレベルの第１回目の
遷移までの間であり、リード信号がアクティブ状態とな
る区間は基本バスサイクルの約３／４と従来に比べて非
常に長いので、低速メモリが使用可能となる。又、ライ
ト信号がアクティブ状態から元の状態に戻るのが基本バ
スサイクル内の他の信号より早いので、誤書き込みが起
こることがない。即ち、本発明のメモリアクセス装置
は、基本バスサイクルの２倍の周波数で動作し、メモリ
自身の動作速度の高速化を図ることなく低速メモリが使
用でき、結果として、信頼性を損なうことなく低コスト
で高速なコンピュータシステムが実現できるという効果
を有する。
【図１】本発明の具体的な一実施例に係るメモリアクセ
ス装置を使用した半導体集積回路を示したブロックダイ
ヤグラムである。
ス装置を使用した半導体集積回路を示したブロックダイ
ヤグラムである。
【図２】同実施例に係るメモリアクセス装置の基本バス
サイクルにおけるリード時の動作タイミング図である。
サイクルにおけるリード時の動作タイミング図である。
【図３】同実施例に係るメモリアクセス装置の基本バス
サイクルにおけるライト時の動作タイミング図である。
サイクルにおけるライト時の動作タイミング図である。
【図４】本発明のメモリアクセス装置によるバスタイミ
ングの一実施例として、上述の図２及び図３の動作タイ
ミング図の変数に対応した数値を示した表である。
ングの一実施例として、上述の図２及び図３の動作タイ
ミング図の変数に対応した数値を示した表である。
【図５】従来のメモリアクセス装置の基本バスサイクル
におけるリード時及びライト時の動作タイミング図であ
る。
におけるリード時及びライト時の動作タイミング図であ
る。
１−ＣＰＵ ２−ＭＭＵ ３−メモリアクセス装置
４−メモリ ５−マイクロプロセッサ ６−半導体集積回路 １０〜１３−アドレス信号線 １４，１５−データ信
号線 １６−リード信号線 １７，１８−ライト信号線 １９−リード／ライト選択信号線
４−メモリ ５−マイクロプロセッサ ６−半導体集積回路 １０〜１３−アドレス信号線 １４，１５−データ信
号線 １６−リード信号線 １７，１８−ライト信号線 １９−リード／ライト選択信号線
Claims (1)
- 【特許請求の範囲】 【請求項１】 ２つのレベル状態から成る基準周期信号
のレベルの４回の遷移を１単位とする基本バスサイクル
にてメモリアクセスするメモリアクセス装置において、 前記基本バスサイクル毎の前記基準周期信号のレベルの
第１回目の遷移に同期してアドレス信号の遷移を開始す
るアドレス信号出力手段と、 メモリ読み出し時においては、前記基本バスサイクルの
前記基準周期信号のレベルの第２回目の遷移に同期して
リード信号のレベルの遷移を開始し、次の前記基本バス
サイクルの前記基準周期信号のレベルの第１回目の遷移
に同期して再び前記リード信号のレベルの遷移を開始し
該リード信号のレベルを元の状態に戻すリード信号出力
手段と、 メモリ書き込み時においては、前記基本バスサイクルの
前記基準周期信号のレベルの第２回目の遷移に同期して
ライト信号のレベルの遷移を開始し、同じ前記基本バス
サイクルの前記基準周期信号のレベルの第４回目の遷移
に同期して再び前記ライト信号のレベルの遷移を開始し
該ライト信号のレベルを元の状態に戻すライト信号出力
手段と、 前記リード信号出力手段による前記リード信号又は前記
ライト信号出力手段による前記ライト信号のレベルの遷
移が開始されると同時、もしくは、その後のタイミング
にてデータ信号の遷移を開始し、次の前記基本バスサイ
クルの前記基準周期信号のレベルの第１回目の遷移に同
期して再び前記データ信号の遷移を開始し該データ信号
を元の状態に戻すデータ信号入出力手段とを備えたこと
を特徴とするメモリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20142991A JPH0520164A (ja) | 1991-07-15 | 1991-07-15 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20142991A JPH0520164A (ja) | 1991-07-15 | 1991-07-15 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520164A true JPH0520164A (ja) | 1993-01-29 |
Family
ID=16440942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20142991A Pending JPH0520164A (ja) | 1991-07-15 | 1991-07-15 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520164A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287767A (ja) * | 1988-05-13 | 1989-11-20 | Ricoh Co Ltd | Ｒａｍの制御回路 |
| JPH0237594A (ja) * | 1988-07-28 | 1990-02-07 | Fujitsu Ltd | スタテイックｒａｍアクセス回路 |
-
1991
- 1991-07-15 JP JP20142991A patent/JPH0520164A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287767A (ja) * | 1988-05-13 | 1989-11-20 | Ricoh Co Ltd | Ｒａｍの制御回路 |
| JPH0237594A (ja) * | 1988-07-28 | 1990-02-07 | Fujitsu Ltd | スタテイックｒａｍアクセス回路 |
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