JPH0520174A - メモリアドレスデコーダ - Google Patents
メモリアドレスデコーダInfo
- Publication number
- JPH0520174A JPH0520174A JP16861291A JP16861291A JPH0520174A JP H0520174 A JPH0520174 A JP H0520174A JP 16861291 A JP16861291 A JP 16861291A JP 16861291 A JP16861291 A JP 16861291A JP H0520174 A JPH0520174 A JP H0520174A
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- JP
- Japan
- Prior art keywords
- storage capacity
- memory
- physical address
- signal
- outputs
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 208000023463 mandibuloacral dysplasia Diseases 0.000 description 1
- 238000000120 microwave digestion Methods 0.000 description 1
Abstract
(57)【要約】
【構成】ＭＡＤ５により物理アドレス信号３をメモリユ
ニット１４の実メモリアドレス信号１２に割り付け、Ｍ
ＡＤ６により演算物理アドレス信号１１をメモリユニッ
ト１５の実アドレス信号１３に割り付ける。ＡＬＵ９は
ＩＤＡ７からの初期設定記憶容量とＩＤＢ８からのメモ
リユニット１４の実搭載記憶容量の差を演算し、ＡＤＤ
４は物理アドレス信号３とＡＬＵ９からの記憶容量識別
信号１０を加算して演算物理アドレス信号１１をＭＡＤ
６に出力する。 【効果】各メモリユニットの記憶容量を変更しても物理
アドレスの連続性を維持できるため、中央処理装置が論
理アドレスを物理アドレスに変換する処理を行う時に非
連続部分を物理アドレステーブルで参照する必要が無く
なり、高速に論理アドレスを物理アドレスに変換でき
る。
ニット１４の実メモリアドレス信号１２に割り付け、Ｍ
ＡＤ６により演算物理アドレス信号１１をメモリユニッ
ト１５の実アドレス信号１３に割り付ける。ＡＬＵ９は
ＩＤＡ７からの初期設定記憶容量とＩＤＢ８からのメモ
リユニット１４の実搭載記憶容量の差を演算し、ＡＤＤ
４は物理アドレス信号３とＡＬＵ９からの記憶容量識別
信号１０を加算して演算物理アドレス信号１１をＭＡＤ
６に出力する。 【効果】各メモリユニットの記憶容量を変更しても物理
アドレスの連続性を維持できるため、中央処理装置が論
理アドレスを物理アドレスに変換する処理を行う時に非
連続部分を物理アドレステーブルで参照する必要が無く
なり、高速に論理アドレスを物理アドレスに変換でき
る。
Description
【０００１】
【産業上の利用分野】本発明はメモリアドレスデコーダ
に関し、特に主記憶装置を構成するメモリユニットの記
憶容量を可変にした場合でも主記憶空間が連続となるよ
うなメモリアドレスデコーダに関する。
に関し、特に主記憶装置を構成するメモリユニットの記
憶容量を可変にした場合でも主記憶空間が連続となるよ
うなメモリアドレスデコーダに関する。
【０００２】
【従来の技術】図３は従来のメモリアドレスデコーダの
一例を示すブロック図、図４は図３における物理アドレ
スと実メモリアドレスの対応図である。
一例を示すブロック図、図４は図３における物理アドレ
スと実メモリアドレスの対応図である。
【０００３】従来、この種のメモリアドレスデコーダ
は、図３に示すように主記憶装置１６を構成する複数の
メモリユニット４，１５のそれぞれの実メモリアドレス
と物理アドレスを１対１の固定値に設定するため、メモ
リユニット１４，１５の主記憶内容を変更すると、図４
に示すように主記憶空間のアドレスは非連続となってい
た。そして各メモリユニット１４，１５の記憶容量の変
更を行った主記憶装置１６に図示していない中央処理装
置がアクセスする場合、通常はメモリマネジメントユニ
ット（以下ＭＭＵ）２で論理アドレスを物理アドレスに
変換する処理を行うが、その変換処理時に主記憶空間の
非連続部分を物理アドレス情報テーブルで確認を行い、
その非連続部分を回避するように変換処理していた。
は、図３に示すように主記憶装置１６を構成する複数の
メモリユニット４，１５のそれぞれの実メモリアドレス
と物理アドレスを１対１の固定値に設定するため、メモ
リユニット１４，１５の主記憶内容を変更すると、図４
に示すように主記憶空間のアドレスは非連続となってい
た。そして各メモリユニット１４，１５の記憶容量の変
更を行った主記憶装置１６に図示していない中央処理装
置がアクセスする場合、通常はメモリマネジメントユニ
ット（以下ＭＭＵ）２で論理アドレスを物理アドレスに
変換する処理を行うが、その変換処理時に主記憶空間の
非連続部分を物理アドレス情報テーブルで確認を行い、
その非連続部分を回避するように変換処理していた。
【０００４】
【発明が解決しようとする課題】この従来のメモリアド
レスデコーダでは、各メモリユニットの記憶容量の変更
を行った主記憶装置に中央処理装置がアクセスすると
き、ＭＭＵは論理アドレスを物理アドレスに変換処理す
る際に、物理アドレス情報テーブルを確認して主記憶空
間の非連続部分を回避するように変換処理していた。こ
のため、中央処理装置は主記憶装置を高速アクセスでき
ないという欠点があった。
レスデコーダでは、各メモリユニットの記憶容量の変更
を行った主記憶装置に中央処理装置がアクセスすると
き、ＭＭＵは論理アドレスを物理アドレスに変換処理す
る際に、物理アドレス情報テーブルを確認して主記憶空
間の非連続部分を回避するように変換処理していた。こ
のため、中央処理装置は主記憶装置を高速アクセスでき
ないという欠点があった。
【０００５】
【課題を解決するための手段】本発明のメモリアドレス
デコーダは、複数のメモリユニットで構成される主記憶
装置の前記各メモリユニットの初期設定記憶容量と実搭
載記憶容量との差を識別する識別手段と、この識別手段
から出力される記憶容量識別信号を用いて物理アドレス
に演算を加える演算手段とを備え、主記憶空間のアドレ
スの連続性を保たせることを特徴とする。
デコーダは、複数のメモリユニットで構成される主記憶
装置の前記各メモリユニットの初期設定記憶容量と実搭
載記憶容量との差を識別する識別手段と、この識別手段
から出力される記憶容量識別信号を用いて物理アドレス
に演算を加える演算手段とを備え、主記憶空間のアドレ
スの連続性を保たせることを特徴とする。
【０００６】そして、前記識別手段は前記物理アドレス
を前記メモリユニットの実アドレスに変換するメモリア
ドレス割付部を参照して前記初期設定記憶容量を出力す
る初期設定記憶容量識別回路と、前記メモリユニットの
記憶容量を識別して前記実搭載記憶容量を出力する実搭
載記憶容量識別回路と、前記初期設定記憶容量−前記実
搭載記憶容量の演算を行い第１の記憶容量識別信号を出
力する記憶容量識別演算回路とからなるものであっても
よい。
を前記メモリユニットの実アドレスに変換するメモリア
ドレス割付部を参照して前記初期設定記憶容量を出力す
る初期設定記憶容量識別回路と、前記メモリユニットの
記憶容量を識別して前記実搭載記憶容量を出力する実搭
載記憶容量識別回路と、前記初期設定記憶容量−前記実
搭載記憶容量の演算を行い第１の記憶容量識別信号を出
力する記憶容量識別演算回路とからなるものであっても
よい。
【０００７】さらに、前記演算手段は前記物理アドレス
と前記記憶容量識別信号を加算して演算物理アドレス信
号を出力する加算器であるか、または前記記憶容量識別
演算回路は前記実搭載記憶容量−前記初期設定記憶容量
の演算を行い第２の記憶容量識別信号を出力し、前記演
算手段は前記物理アドレスから前記第２の記憶容量識別
信号を減算して演算物理アドレス信号を出力する減算器
であるかのいずれでもよい。
と前記記憶容量識別信号を加算して演算物理アドレス信
号を出力する加算器であるか、または前記記憶容量識別
演算回路は前記実搭載記憶容量−前記初期設定記憶容量
の演算を行い第２の記憶容量識別信号を出力し、前記演
算手段は前記物理アドレスから前記第２の記憶容量識別
信号を減算して演算物理アドレス信号を出力する減算器
であるかのいずれでもよい。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のメモリアドレスデコーダの一実施例
を示すブロック図、図２は図１における物理アドレスと
実メモリアドレスの対応図である。
る。図１は本発明のメモリアドレスデコーダの一実施例
を示すブロック図、図２は図１における物理アドレスと
実メモリアドレスの対応図である。
【０００９】図１において本実施例は論理アドレス信号
１を物理アドレス信号３に変換するＭＭＵ２と、加算器
（以下ＡＤＤ）４と、物理アドレス信号３をメモリユニ
ットの実アドレス信号１２，１３に変換するメモリアド
レス割付部（以下ＭＡＤ）５，６と、初期設定記憶容量
識別回路（以下ＩＤＡ）７と、実搭載記憶容量識別回路
（以下ＩＤＢ）８と、メモリユニットの記憶容量識別演
算回路（以下ＡＬＵ）９と、メモリユニット１４，１５
で構成される主記憶装置１６とを備えている。
１を物理アドレス信号３に変換するＭＭＵ２と、加算器
（以下ＡＤＤ）４と、物理アドレス信号３をメモリユニ
ットの実アドレス信号１２，１３に変換するメモリアド
レス割付部（以下ＭＡＤ）５，６と、初期設定記憶容量
識別回路（以下ＩＤＡ）７と、実搭載記憶容量識別回路
（以下ＩＤＢ）８と、メモリユニットの記憶容量識別演
算回路（以下ＡＬＵ）９と、メモリユニット１４，１５
で構成される主記憶装置１６とを備えている。
【００１０】続いて本実施例の動作について図２を併せ
参照して説明する。まずＭＡＤ５により物理アドレス信
号３の０００番地から１ＦＦ番地までをメモリユニット
１４の実メモリアドレス信号１２に割り付ける。同様に
ＭＡＤ６により演算物理アドレス信号１１の２００番地
から３ＦＦ番地までをメモリユニット１５の実メモリア
ドレス信号１３に割り付ける。ＩＤＡ７はＭＡＤ５を参
照して初期設定記憶容量をＡＬＵ９に出力する。ＩＤＢ
はメモリユニット１４の記憶容量を識別して実搭載記憶
容量をＡＬＵ９に出力する。ＡＬＵ９は（初期設定記憶
容量−実搭載記憶容量）の演算を行い記憶容量識別信号
１０としてＡＤＤ４に出力する。ＡＤＤ４は物理アドレ
ス信号３と記憶容量識別信号１０を加算して演算物理ア
ドレス信号１１としてＭＤＡ６に出力する。
参照して説明する。まずＭＡＤ５により物理アドレス信
号３の０００番地から１ＦＦ番地までをメモリユニット
１４の実メモリアドレス信号１２に割り付ける。同様に
ＭＡＤ６により演算物理アドレス信号１１の２００番地
から３ＦＦ番地までをメモリユニット１５の実メモリア
ドレス信号１３に割り付ける。ＩＤＡ７はＭＡＤ５を参
照して初期設定記憶容量をＡＬＵ９に出力する。ＩＤＢ
はメモリユニット１４の記憶容量を識別して実搭載記憶
容量をＡＬＵ９に出力する。ＡＬＵ９は（初期設定記憶
容量−実搭載記憶容量）の演算を行い記憶容量識別信号
１０としてＡＤＤ４に出力する。ＡＤＤ４は物理アドレ
ス信号３と記憶容量識別信号１０を加算して演算物理ア
ドレス信号１１としてＭＤＡ６に出力する。
【００１１】図２に示すようにメモリユニット１４の記
憶容量が（１００）の場合、メモリユニット１４のアク
セスできる実メモリアドレス信号１２は０００番地から
ＯＦＦ番地までとなり、実メモリアドレス信号１２の１
００番地から１ＦＦ番地まではアドレスが抜けた状態と
なる。図２では、メモリユニット１４の初期設定記憶容
量は（２００）に対して実搭載記憶容量は（１００）な
のでＡＬＵ９は｛２００−１００｝＝１００を記憶容量
識別信号１０として出力し、ＡＤＤ４は物理アドレス信
号３と記憶容量識別信号１０（この場合１００）を加算
する。従って、例えば物理アドレス信号３が１００番地
の場合メモリユニット１５の実メモリアドレス信号１３
の０００番地に対応する。このような動作により物理ア
ドレス信号３が０００番地からＯＦＦ番地までは、メモ
リユニット１４にアクセスし、１００番地から２ＦＦ番
地まではメモリユニット１５にアクセスするようになり
連続した主記憶空間が実現される。
憶容量が（１００）の場合、メモリユニット１４のアク
セスできる実メモリアドレス信号１２は０００番地から
ＯＦＦ番地までとなり、実メモリアドレス信号１２の１
００番地から１ＦＦ番地まではアドレスが抜けた状態と
なる。図２では、メモリユニット１４の初期設定記憶容
量は（２００）に対して実搭載記憶容量は（１００）な
のでＡＬＵ９は｛２００−１００｝＝１００を記憶容量
識別信号１０として出力し、ＡＤＤ４は物理アドレス信
号３と記憶容量識別信号１０（この場合１００）を加算
する。従って、例えば物理アドレス信号３が１００番地
の場合メモリユニット１５の実メモリアドレス信号１３
の０００番地に対応する。このような動作により物理ア
ドレス信号３が０００番地からＯＦＦ番地までは、メモ
リユニット１４にアクセスし、１００番地から２ＦＦ番
地まではメモリユニット１５にアクセスするようになり
連続した主記憶空間が実現される。
【００１２】なお、本実施例では主記憶装置を２つのメ
モリユニットで構成しているが、メモリユニットを１つ
増やすごとにＩＤＡ７とＩＤＢ８とＡＬＵ９とＡＤＤ４
を１個づつ増やすことで拡張可能である。また本実施例
において、ＡＬＵ９で（実搭載記憶容量−初期設定記憶
容量）の演算を行わせ、更にＡＤＤ４の代わりに減算器
を置いて、物理アドレス信号３からＡＬＵ９の出力を引
くように構成することも可能である。
モリユニットで構成しているが、メモリユニットを１つ
増やすごとにＩＤＡ７とＩＤＢ８とＡＬＵ９とＡＤＤ４
を１個づつ増やすことで拡張可能である。また本実施例
において、ＡＬＵ９で（実搭載記憶容量−初期設定記憶
容量）の演算を行わせ、更にＡＤＤ４の代わりに減算器
を置いて、物理アドレス信号３からＡＬＵ９の出力を引
くように構成することも可能である。
【００１３】
【発明の効果】以上説明したように本発明は、各メモリ
ユニットの記憶容量を変更しても物理アドレスの連続性
を維持できるため、中央処理装置が論理アドレスを物理
アドレスに変換する処理を行う時に非連続部分を物理ア
ドレステーブルで参照する必要が無くなり、高速に論理
アドレスを物理アドレスに変換できる効果を有する。
ユニットの記憶容量を変更しても物理アドレスの連続性
を維持できるため、中央処理装置が論理アドレスを物理
アドレスに変換する処理を行う時に非連続部分を物理ア
ドレステーブルで参照する必要が無くなり、高速に論理
アドレスを物理アドレスに変換できる効果を有する。
【図１】本発明のメモリアドレスデコーダの一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１における物理アドレスと実メモリアドレス
の対応図である。
の対応図である。
【図３】従来のメモリアドレスデコーダの一例を示すブ
ロック図である。
ロック図である。
【図４】図３における物理アドレスと実メモリアドレス
の対応図である。
の対応図である。
１ 論理アドレス信号
２ メモリマネジメントユニット（ＭＭＵ）
３ 物理アドレス信号
４ 加算器（ＡＤＤ）
５，６ メモリアドレス割付部（ＭＡＤ）
７ 初期設定記憶容量識別回路（ＩＤＡ）
８ 実搭載記憶容量識別回路（ＩＤＢ）
９ 記憶容量識別演算回路（ＡＬＵ）
１０ 記憶容量識別信号
１１ 演算物理アドレス信号
１２，１３ 実メモリアドレス信号
１４，１５ メモリユニット
１６ 主記憶装置
Claims (4)
- 【請求項１】 複数のメモリユニットで構成される主記
憶装置の前記各メモリユニットの初期設定記憶容量と実
搭載記憶容量との差を識別する識別手段と、この識別手
段から出力される記憶容量識別信号を用いて物理アドレ
スに演算を加える演算手段とを備え、主記憶空間のアド
レスの連続性を保たせることを特徴とするメモリアドレ
スデコーダ。 - 【請求項２】 前記識別手段は前記物理アドレスを前記
メモリユニットの実アドレスに変換するメモリアドレス
割付部を参照して前記初期設定記憶容量を出力する初期
設定記憶容量識別回路と、前記メモリユニットの記憶容
量を識別して前記実搭載記憶容量を出力する実搭載記憶
容量識別回路と、前記初期設定記憶容量−前記実搭載記
憶容量の演算を行い第１の記憶容量識別信号を出力する
記憶容量識別演算回路とからなることを特徴とする請求
項１記載のメモリアドレスデコーダ。 - 【請求項３】 前記演算手段は前記物理アドレスと前記
記憶容量識別信号を加算して演算物理アドレス信号を出
力する加算器であることを特徴とする請求項１または２
記載のメモリアドレスデコーダ。 - 【請求項４】 前記記憶容量識別演算回路は前記実搭載
記憶容量−前記初期設定記憶容量の演算を行い第２の記
憶容量識別信号を出力し、前記演算手段は前記物理アド
レスから前記第２の記憶容量識別信号を減算して演算物
理アドレス信号を出力する減算器であることを特徴とす
る請求項１または２記載のメモリアドレスデコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861291A JPH0520174A (ja) | 1991-07-10 | 1991-07-10 | メモリアドレスデコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861291A JPH0520174A (ja) | 1991-07-10 | 1991-07-10 | メモリアドレスデコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520174A true JPH0520174A (ja) | 1993-01-29 |
Family
ID=15871288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16861291A Pending JPH0520174A (ja) | 1991-07-10 | 1991-07-10 | メモリアドレスデコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08156347A (ja) * | 1994-11-30 | 1996-06-18 | Nec Corp | プリンタ装置 |
| US6039246A (en) * | 1995-12-08 | 2000-03-21 | Fujitsu Limited | Notes accepting apparatus |
-
1991
- 1991-07-10 JP JP16861291A patent/JPH0520174A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08156347A (ja) * | 1994-11-30 | 1996-06-18 | Nec Corp | プリンタ装置 |
| US6039246A (en) * | 1995-12-08 | 2000-03-21 | Fujitsu Limited | Notes accepting apparatus |
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