JPH04245346A - マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１６ビットのバス幅を
持つマイクロプロセッサと、メモリとから構成されるマ
イクロコンピュータシステムに関する。

【０００２】

【従来の技術】一般に、１６ビットのバス幅を持つマイ
クロプロセッサにメモリを接続する場合には、マイクロ
プロセッサがメモリに対する８ビットアクセスと１６ビ
ットアクセスの両方を行なえるように、通常８ビットの
バス幅を持つメモリを２つ用い、２つのメモリがそれぞ
れ奇数アドレスに対応するデータの偶数アドレスに対応
するデータを格納するようにマイクロプロセッサに接続
する構成が用いられる。このマイクロプロセッサが、メ
モリに対して８ビットアクセスを行なう場合には片方の
メモリだけに対しアクセスを行ない、また１６ビットア
クセスを行なう場合には両方のメモリを同時にアクセス
を行なう事で、８ビットアクセスと、１６ビットアクセ
スの２種類のメモリアクセスを実現している。

【０００３】従来の１６ビットのバス幅を持つマイクロ
プロセッサとメモリからなるマイクロコンピュータシス
テムの構成を図６に示す。このマイクロコンピュータシ
ステムは、マイクロプロセッサ１１と、上位メモリ１２
と、下位メモリ１３とから構成されている。

【０００４】このマイクロプロセッサ１１から上位メモ
リ１２，下位メモリ１３に対しては、マイクロプロセッ
サ１１がメモリアクセスを行なう時のアドレスを指定す
るアドレスバス１４と、マイクロプロセッサ１１が行な
うメモリアクセスがメモリ書き込みの時“０”、メモリ
読み出しの時“１”となるリード／ライト信号（以下、
Ｒ／Ｗ信号と記す。）１７が出力されている。

【０００５】また、マイクロプロセッサ１１と上位メモ
リ１２，下位メモリ１３はメモリアクセス時にマイクロ
プロセッサとメモリ間でデータの転送を行なう８ビット
幅のバスである上位データバス１５，下位データバス１
６でそれぞれ接続されている。

【０００６】さらに、マイクロプロセッサ１１から上位
メモリ１２，下位メモリ１３に対しては、それぞれマイ
クロプロセッサ１１がメモリ読出し時のデータバス上の
データを読取るタイミング又はメモリ書込み時のデータ
バス上へデータを出力するタイミングを指定するストロ
ーブ信号である上位データストローブ信号（以下ＵＤＳ
信号という）１８，下位データストローブ信号（以下Ｌ
ＤＳ信号という）１９が出力されており、マイクロプロ
セッサ１１が上位メモリ１２をアクセスする時にはＵＤ
Ｓ信号１８が、下位メモリ１２をアクセスする時にはＬ
ＤＳ信号１９がアクティブであるロウレベルとなる。

【０００７】上位メモリ１２と下位メモリ１３は、図７
に示すように８ビット単位にアドレスが割付けられてお
り、奇数アドレスは上位メモリ１２の側、偶数アドレス
は下位メモリ１３の側というように割付けられている。 そして、メモリ内部では、マイクロプロセッサ１１が出
力するアドレスの最下位ビットを除き、１／２にした値
を内部アドレスとして使用する。

【０００８】このマイクロコンピュータシステムで、例
えばマイクロプロセッサ１１が偶数アドレスであるアド
レス２０００番地に対し、８ビットのアクセス（以下バ
イトアクセスという）を行う場合は、マイクロプロセッ
サ１１はアドレスバス１４にアドレス２０００番地を出
力し、ＬＤＳ信号１９をアクティブにする。下位メモリ
１３ではＬＤＳ信号１９がアクティブである為、アドレ
ス２０００番地を１／２にした内部アドレス１０００番
地に対しアクセスが行われ、この結果アドレス２０００
番地に対するバイトアクセスが実現される。

【０００９】同様に、マイクロプロセッサ１１が奇数ア
ドレスであるアドレス２００１番地に対しバイトアクセ
スを行う場合は、マイクロプロセッサ１１はアドレスバ
ス１４にアドレス２００１番地を出力し、ＵＤＳ信号１
８をアクティブにする。上位メモリ１２ではＵＤＳ信号
１８がアクティブである為、内部アドレス１０００番地
に対しアクセスが行なわれ、アドレス２００１番地に対
するバイトアクセスが実現される。

【００１０】また、マイクロプロセッサ１１が偶数アド
レスである２０００番地に対し、１６ビットのアクセス
（以下ワードアクセスという）を行なう場合は、マイク
ロプロセッサ１１はアドレスバス１４にアドレス２００
０番地を出力し、ＵＤＳ信号１８とＬＤＳ信号１９とを
同時にアクティブにする。上位メモリ１２，下位メモリ
１３ではそれぞれＵＤＳ信号１８，ＬＤＳ信号１９がア
クティブである為、アドレス２０００番地を１／２にし
た内部アドレス１０００番地に対しアクセスが行われ、
この結果アドレス２０００番地に対するワードアクセス
が実現される。

【００１１】しかし、奇数アドレス２００１番地に対し
ワードアクセスを行なう場合は、仮にマイクロプロセッ
サ１１が、偶数アドレスに対するワードアクセスの時と
同様にアドレスバス１４にアドレス２００１番地を出力
し、ＵＤＳ信号１８とＬＤＳ信号１９を同時にアクティ
ブにしたとすると、上位メモリ１２の側では、内部アド
レス１０００番地に対するアクセスが行なわれるため問
題は無いが、下位メモリ１３の側では、内部アドレス１
０００番地、即ちアドレス２０００番地に対するアクセ
スが行なわれ、本来行なわれるべきである２００２番地
へのアクセスが行なわれない。

【００１２】この事を避けるため、図８のタイミングチ
ャートに示すように、従来のマイクロプロセッサ１１で
は、奇数アドレスへのワードアクセスを行なう場合には
、メモリアクセスを２回のバイトアクセスに分割し、１
回目のメモリアクセスでは、アドレス２００１番地をア
ドレスバス１４上に出力すると共に、ＵＤＳ信号１８を
アクティブにし、２回目のアクセスで本来のアドレスに
“１”加算したアドレスである２００２番地をアドレス
バス１４上に出力しＬＤＳ信号１９をアクティブにする
。上位メモリ１２は１回目のメモリアクセスでアドレス
が２００１番地でＵＤＳ信号１８がアクティブである為
、内部アドレス１０００番地に対しアクセスが行なわれ
る。そして、下位メモリ１３では２回目のメモリアクセ
スでアドレスが２００２番地でＬＤＳ信号１９がアクテ
ィブである為、内部アドレス１００１番地に対するアク
セスが行われ、結果としてワードアクセスが実現される
。

【００１３】

【発明が解決しようとする課題】上述した従来の１６ビ
ットのバス幅を持つマイクロプロセッサでは、奇数アド
レスに対しワードアクセスを行なう場合、２回のバイト
アクセスに分けて実行する為、ワードアクセスを行なう
のに通常のメモリアクセスの２倍の時間がかかる。この
結果、奇数アドレスへのワードアクセスを多用した場合
、マイクロコンピュータシステムの性能が低下するとい
う欠点がある。

【００１４】本発明の目的は、このような欠点を除き、
メモリアクセス時間を短縮し、性能向上を図ったマイク
ロコンピュータシステムを提供することにある。

【００１５】

【課題を解決するための手段】本発明の構成は、１６ビ
ットのデータバス幅を持つマイクロプロセッサと、この
マイクロプロセッサとそれぞれ接続され８ビットのデー
タバス幅をそれぞれ持つ第１のメモリ装置および第２の
メモリ装置とから構成され、前記第１のメモリ装置は奇
数アドレスに対応するデータを格納し、前記第２のメモ
リ装置は偶数アドレスに対応するデータを格納するコン
ピュータシステムにおいて、前記マイクロプロセッサは
、前記奇数アドレスに対する１６ビットアクセス実行時
に前記第１および第２の各メモリ装置に対して同時にア
クセス信号を出力し、前記第２のメモリ装置は、アドレ
スインクリメンタにより前記マイクロプロセッサが出力
するアドレスに１加算した値をアドレスとして使用する
ことにより奇数アドレスへの１６ビットバスサイクルを
１回のバスサイクルで行なうようにした事を特徴とする
。

【００１６】

【実施例】図１は本発明の第１の実施例のブロック図で
ある。このマイクロコンピュータシステムは、従来例に
対し、マイクロプロセッサ１１を奇数アドレスへのワー
ド参照時に、ＵＤＳ信号１８，ＬＤＳ信号１９を同時に
アクティブにする事で、奇数アドレスへのワード参照を
１回のメモリアクセスで行なう様に変更すると共に、下
位メモリ１３への入力アドレスとして、アドレスバス１
４上のアドレスに“１”加えた値を入力するアドレスイ
ンクリメンタ２０を追加している。

【００１７】このマイクロコンピュータシステムのメモ
リアクセス時の動作を、図２，図３のタイミングチャー
トを用いて説明する。図２（ａ）は偶数アドレス２００
０番地にバイトアクセスを行なった場合のタイミングチ
ャートである。

【００１８】マイクロプロセッサ１１は、アドレスバス
１４にアドレス２０００番地を出力すると共に、ＬＤＳ
信号１９をアクティブであるロウレベルにする。この時
、アドレスインクリメンタ２０は、アドレスに“１”加
算した２００１番地を下位メモリ１３への入力アドレス
として出力する。下位メモリ１３では、ＬＤＳ信号１９
がアクティブであるため、入力アドレス２００１番地に
対する内部アドレス１０００番地に対しアクセスを行な
う。この結果アドレス２０００番地に対するアクセスが
行なわれる。

【００１９】図２（ｂ）は奇数アドレス２００１番地に
バイトアクセスを行なった場合のタイミングチャートで
ある。マイクロプロセッサ１１は、アドレスバス１４に
アドレス２００１番地を出力すると共に、ＵＤＳ信号１
８をアクセスであるロウレベルにする。上位メモリ１２
では、ＵＤＳ信号１８がアクティブであるため、入力ア
ドレス２００１番地に対する内部アドレス１０００番地
に対しアクセスが行われる。この結果、アドレス２００
１番地に対するアクセスが行なわれる。

【００２０】図３（ａ）は偶数アドレス２０００番地に
ワードアクセスを行なった場合のタイミングチャートで
ある。マイクロプロセッサ１１は、アドレスバス１４に
アドレス２０００番地を出力すると共に、ＵＤＳ信号１
８，ＬＤＳ信号１９の両方をアクティブであるロウレベ
ルにする。上位メモリ１２では、ＵＤＳ信号１８がアク
ティブであるため、入力アドレス２０００番地に対する
内部アドレス１０００番地に対しアクセスを行なう。ま
た、下位メモリ１３ではＬＤＳ信号１９がアクティブで
あるため、アドレスインクリメンタ２０でインクリメン
トされたアドレス２００１番地に対する内部アドレス１
０００番地に対するアクセスが行なわれる。この結果、
アドレス２０００番地，２００１番地に対応するメモリ
にアクセスが行なわれワードアクセスが実現される。

【００２１】図３（ｂ）は奇数アドレス２００１番地に
ワードアクセスを行なった場合のタイミングチャートで
ある。マイクロプロセッサ１１は、アドレスバス１４に
アドレス２００１番地を出力すると共に、ＵＤＳ信号１
８，ＬＤＳ信号１９の両方をアクティブであるロウレベ
ルにする。上位メモリ１２では、ＵＤＳ信号１８がアク
ティブであるため、入力アドレス２００１番地に対する
内部アドレス１０００番地に対しアクセスを行なう。ま
た下位メモリ１３には、アドレスインクリメンタ２０で
“１”加算されたアドレス２００２番地が入力される。 下位メモリ１３ではＬＤＳ信号１９がアクティブである
ため、入力アドレス２００２番地に対する内部アドレス
１００１番地に対するアクセスが行なわれる。この結果
、アドレス２００１番地，２００２番地に対応するメモ
リにアクセスが行なわれワードアクセスが実現される。

【００２２】この様に下位メモリへの入力にアドレスイ
ンクリメンタ２０を付加することにより、奇数アドレス
へのワード参照を１回のメモリアクセスで行なえるよう
になる。

【００２３】図４は本発明の第２の実施例のブロック図
である。第１の実施例では下位メモリへ入力するアドレ
スに“１”加算するアドレスインクリメンタ２０がアド
レスの全ビットを対象として“１”加算を行なっていた
のに対し、本実施例のアドレスインクリメンタ２０ａは
アドレスの“１”加算を下位の所定の数ビットに対し行
なうだけで済むようにしている。ここではアドレスイン
クリメンタを行なうビット数を３ビットとして説明する
。

【００２４】このマイクロコンピュータシステムは、図
１で示したマイクロプロセッサ１１に、アドレスの下位
の３ビットの値をチェックし、全ビットが“１”であり
アドレスに“１”加算した場合に下位３ビットから上位
ビットに対し桁上げが発生する条件を検出し、桁上げ発
生時には“１”を、その他の場合は“０”を出力する桁
上げ検出回路２１が追加されたものである。

【００２５】マイクロプロセッサ１１ａが奇数アドレス
のワードアクセス時に、桁上げ検出回路２１の出力が“
１”の場合は、従来例のマイクロプロセッサと同様に２
回のメモリアクセスにわけてメモリアクセスを実行し、
桁上げ発生回路２１の出力が“０”である場合は、第１
の実施例で示したマイクロプロセッサと同様に１回のメ
モリアクセスで奇数アドレスに対するワードアクセスを
行なうように変更すると共に、アドレスインクリメンタ
２０ａによるアドレスに対する“１”加算を下位の所定
数ビットだけに対して行なうように変更している。

【００２６】このマイクロコンピュータシステムでは、
偶数アドレスへのバイトアクセス又はワードアクセス時
にはアドレスが偶数であるため、第１の実施例と同一の
動作となる。また、奇数アドレスへのバイトアクセス時
にはＬＤＳ信号はアクティブにならないため、下位メモ
リ１３への入力アドレスは動作には関係しないので今回
の変更で影響は受けず、第１の実施例と同一の動作とな
る。

【００２７】このマイクロコンピュータシステムの奇数
アドレスへのワードアクセス時の動作を、図５（ａ），
（ｂ）のタイミングチャートを用いて説明する。

【００２８】図５（ａ）はアドレス１番地へのワード参
照を行なった場合のタイミングチャートである。下位３
ビットは“００１”であるため、桁上げ検出回路２１は
“０”を出力する。マイクロプロセッサは、桁上げ発生
回路２１の出力が“０”で有るため、第１の実施例の図
３（ｂ）の場合と同様に、アドレスバス１４上にアドレ
ス１番地を出力すると共に、ＵＤＳ信号８とＬＤＳ信号
１９の両方をアクティブであるロウレベルにする。

【００２９】上位メモリ１２では、ＵＤＳ信号１８がア
クティブであるため、入力アドレス１番地に対する内部
アドレス０番地に対しアクセスを行なう。また、下位メ
モリ１３には、アドレスインクリメンタ２０ａで下位３
ビットだけ“１”加算されたアドレス２番地が入力され
る。下位メモリ１３ではＬＤＳ信号１９がアクティブで
ある為、入力アドレス２番地に対する内部アドレス１番
地に対するアクセスが行なわれる。この結果、アドレス
１番地，２番地に対応するメモリにアクセスが行なわれ
ワードアクセスが実現される。

【００３０】図５（ｂ）はアドレス７番地へのワード参
照を行なった場合のタイミングチャートである。下位３
ビットは“１１１”であるため、桁上げ検出回路２１は
“１”を出力する。マイクロプロセッサ１１ａは、桁上
げ発生回路２１の出力が“１”であるため、従来のマイ
クロプロセッサの奇数アドレスへのワードアクセスと同
様にメモリアクセスを２回のバイトアクセスに分割して
実行する。１回目のメモリアクセスでは、アドレスバス
１４上にアドレス７番地を出力すると共に、ＵＤＳ信号
１８をアクティブにし、２回目のアクセスで本来のアド
レスである７番地に“１”加算したアドレスである８番
地をアドレスバス１４上に出力しＬＤＳ信号１９をアク
ティブにする。

【００３１】上位メモリ１２では、１回目のメモリアク
セスでアドレスが７番地でＵＤＳ信号１８がアクティブ
であるため、対応する内部アドレス３番地に対しアクセ
スが行なわれる。この時、下位メモリ１３へは７番地に
下位３ビットだけで“１”加算した値である０番地が入
力されるが、ＬＤＳ信号１９がインアクティブ状態のた
め、０番地へのアクセスは発生しない。そして下位メモ
リ１３では２回目のメモリアクセスでは、アドレスイン
クリメンタ２０ａでアドレスバス１４上のアドレス８番
地の下位３ビットに“１”を加算したアドレス９番地が
入力される。そして、ＬＤＳ信号１９がアクティブであ
るため、アドレス９番地に対応する内部アドレス４番地
へのアクセスが行われる。この結果、７番地，８番地に
対するアクセスが行なわれ、ワードアクセスが実現され
る。

【００３２】この様に、本実施例で述べた方法を採用し
た場合、アドレスの下位３ビットが“００１”，“０１
１”，“１０１”の場合には１回のアクセスで奇数アド
レスへのワードアクセスが行なわれ、アドレスの下位３
ビットが“１１１”の場合は２回のアクセスで奇数アド
レスへのワードアクセスが行なわれる。この結果、平均
すると奇数アドレスへのメモリアクセスの内３／４を１
回のメモリアクセスで行なえる。また、アドレスインク
リメンタ２１での加算を行なうビット幅を下位の数ビッ
トに限定することが出来るため、アドレスインクリメン
タを容易に作成することが出来る。

【００３３】なお、本実施例では、アドレスの“１”加
算を行なうビット幅を３ビットとしたが、このビット幅
は任意の値に設定することが可能である。

【００３４】

【発明の効果】以上説明した様に本発明は、従来のマイ
クロコンピュータシステムでは２回メモリアクセスを行
なう必要があった奇数アドレスへのワードアクセスを１
回のメモリアクセスで行なうことができる為、マイクロ
コンピュータシステムの性能を向上させることができる
。

【００３５】また、奇数アドレスと偶数アドレスが同一
タイミングでアクセスできる為、ソフトウェア作成時に
データの割り付けアドレスを気にする必要が無く、ソフ
トウェア開発者に対する負担を軽減でき、ソフトウェア
の生産性を向上させる事ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のマイクロコンピュータ
システムのブロック図

【図２】図１の実施例のマイクロコンピュータシステム
の動作のタイミングチャート

【図３】図２と同様のマイクロコンピュータシステムの
動作のタイミングチャート

【図４】本発明の第２の実施例のマイクロコンピュータ
システムのブロック図

【図５】図４の実施例のマイクロコンピュータシステム
の動作のタイミングチャート

【図６】従来のマイクロコンピュータシステムの一例の
ブロック図

【図７】図６の上位メモリ，下位メモリへのアドレス割
り付けを示す図

【図８】図６のマイクロコンピュータシステムの動作の
タイミングチャート

【符号の説明】

１１，１１ａ　　　　マイクロプロセッサ１２　　　　
上位メモリ １３　　　　下位メモリ １４　　　　アドレスバス １５　　　　上位データバス １６　　　　下位データバス １７　　　　Ｒ／Ｗ信号 １８　　　　ＵＤＳ信号 １９　　　　ＬＤＳ信号 ２０，２０ａ　　　　アドレスインクリメンタ２１　　
　　桁上げ検出回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　１６ビットのデータバス幅を持つマイ
   クロプロセッサと、このマイクロプロセッサとそれぞれ
   接続され８ビットのデータバス幅をそれぞれ持つ第１の
   メモリ装置および第２のメモリ装置とから構成され、前
   記第１のメモリ装置は奇数アドレスに対応するデータを
   格納し、前記第２のメモリ装置は偶数アドレスに対応す
   るデータを格納するコンピュータシステムにおいて、前
   記マイクロプロセッサは、前記奇数アドレスに対する１
   ６ビットアクセス実行時に前記第１および第２の各メモ
   リ装置に対して同時にアクセス信号を出力し、前記第２
   のメモリ装置は、アドレスインクリメンタにより前記マ
   イクロプロセッサが出力するアドレスに１加算した値を
   アドレスとして使用することにより奇数アドレスへの１
   ６ビットバスサイクルを１回のバスサイクルで行なうよ
   うにした事を特徴とするマイクロコンピュータシステム
   。