JPH0520188A - キヤツシユ制御装置 - Google Patents
キヤツシユ制御装置Info
- Publication number
- JPH0520188A JPH0520188A JP3168607A JP16860791A JPH0520188A JP H0520188 A JPH0520188 A JP H0520188A JP 3168607 A JP3168607 A JP 3168607A JP 16860791 A JP16860791 A JP 16860791A JP H0520188 A JPH0520188 A JP H0520188A
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- Japan
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- memory
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- Pending
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- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【構成】ＣＰＵ１の主記憶装置２に対する読出しが発生
すると、キャッシュ制御部３はアドレス線６の情報によ
りキャッシュメモリ４に既に存在するか判定し、無けれ
ば、入替データ量決定部１２で制御情報線８の情報から
入替データ量を決定する。バス制御部１３により、シス
テムバス制御部５を制御し主記憶装置２からデータを取
出しキャッシュメモリ４へ書込む。その後キャッシュ管
理テーブル１４の有効フラグを設定する。 【効果】空間的局所性のあるプログラムおよび命令の入
れ替え量を多くし、空間的局所性の少いプログラムおよ
びデータの入れ替え量を少くすることで、先読みによる
効果を上げ、入れ替え待ち時間を少くし、また無効なデ
ータの読み出しを防ぐことができる。
すると、キャッシュ制御部３はアドレス線６の情報によ
りキャッシュメモリ４に既に存在するか判定し、無けれ
ば、入替データ量決定部１２で制御情報線８の情報から
入替データ量を決定する。バス制御部１３により、シス
テムバス制御部５を制御し主記憶装置２からデータを取
出しキャッシュメモリ４へ書込む。その後キャッシュ管
理テーブル１４の有効フラグを設定する。 【効果】空間的局所性のあるプログラムおよび命令の入
れ替え量を多くし、空間的局所性の少いプログラムおよ
びデータの入れ替え量を少くすることで、先読みによる
効果を上げ、入れ替え待ち時間を少くし、また無効なデ
ータの読み出しを防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュ制御装置に関
し、特にミスヒット時の入替制御方式に関する。
し、特にミスヒット時の入替制御方式に関する。
【０００２】
【従来の技術】従来のキャッシャ制御装置のキャッシュ
ミスヒット時の入替え方法は、ただ一つブロックを入替
えるかキャッシュアクセスのあったブロックのアドレス
上の次のブロックをプリフェッチの対象とするかをメモ
リ読出しの種類に関係なく固定的に決定していた。
ミスヒット時の入替え方法は、ただ一つブロックを入替
えるかキャッシュアクセスのあったブロックのアドレス
上の次のブロックをプリフェッチの対象とするかをメモ
リ読出しの種類に関係なく固定的に決定していた。
【０００３】また、メモリ読出しの種類でブロックサイ
ズを変えるためには、キャッシュ制御装置を複数用意し
ていた。
ズを変えるためには、キャッシュ制御装置を複数用意し
ていた。
【０００４】
【発明が解決しようとする課題】この従来のキャッシュ
制御装置は、入替量がアドレスまたは命令またはデータ
読出しとは無関係であったため、入替がいつも固定的で
あり、入替えのデータ量が少いと先読み効果が減少しヒ
ット率を下げ、入替データ量が多いと入替処理のため処
理装置の次のメモリ要求が待たされ、また先取りデータ
が無効の率が高くなるという欠点があった。
制御装置は、入替量がアドレスまたは命令またはデータ
読出しとは無関係であったため、入替がいつも固定的で
あり、入替えのデータ量が少いと先読み効果が減少しヒ
ット率を下げ、入替データ量が多いと入替処理のため処
理装置の次のメモリ要求が待たされ、また先取りデータ
が無効の率が高くなるという欠点があった。
【０００５】又、メモリ読出しの種類で、キャッシュ制
御装置を複数個用意するのは金物量が多くなるという欠
点があった。さらに、データの入替単位がブロック単位
であるため、入替単位が大きくなりすぎるという欠点が
あった。
御装置を複数個用意するのは金物量が多くなるという欠
点があった。さらに、データの入替単位がブロック単位
であるため、入替単位が大きくなりすぎるという欠点が
あった。
【０００６】
【課題を解決するための手段】本発明のキャッシュ制御
装置は、処理装置と主記憶装置の間のバッファ記録であ
るキャッシュメモリを制御するキャッシュ制御装置にお
いて、キャッシュミスヒットが発生した場合にアドレス
情報及び命令読出しかデータ読出しかの情報により入替
メモリ量を決定する手段と、前記入替メモリ量に応じた
回数だけ前記主記憶装置メモリリード要求を行いリード
データを該当ブロックへ取込みキャッシュ管理テーブル
上の取込みデータに対応するキャッシュメモリ有効／無
効フラグを有効にする手段とを備えている。
装置は、処理装置と主記憶装置の間のバッファ記録であ
るキャッシュメモリを制御するキャッシュ制御装置にお
いて、キャッシュミスヒットが発生した場合にアドレス
情報及び命令読出しかデータ読出しかの情報により入替
メモリ量を決定する手段と、前記入替メモリ量に応じた
回数だけ前記主記憶装置メモリリード要求を行いリード
データを該当ブロックへ取込みキャッシュ管理テーブル
上の取込みデータに対応するキャッシュメモリ有効／無
効フラグを有効にする手段とを備えている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例のブロック図であ
る。処理装置（ＣＰＵ）１は、主記憶装置２に命令また
はデータ読出しが発生すると、アドレス線６及び制御情
報線８上に命令／データ種別，メモリ読出要求情報を出
す。キャッシュ制御部３は、キャッシュメモリ４に既に
存在するかどうかをアドレス線６から判断する。
る。処理装置（ＣＰＵ）１は、主記憶装置２に命令また
はデータ読出しが発生すると、アドレス線６及び制御情
報線８上に命令／データ種別，メモリ読出要求情報を出
す。キャッシュ制御部３は、キャッシュメモリ４に既に
存在するかどうかをアドレス線６から判断する。
【０００９】キャッシュメモリ４に無い場合、入替デー
タ量決定部１２は制御情報線８の情報から命令／データ
種別を判定し、アドレス線６の情報とともに入替データ
量を決定する。決定方法は、例えば、アドレス空間を４
つに区切り、入替量をアドレス上位にいくに従って１，
２，４，８倍へ変える。また、命令，データで、命令は
データの２倍入替えとする。
タ量決定部１２は制御情報線８の情報から命令／データ
種別を判定し、アドレス線６の情報とともに入替データ
量を決定する。決定方法は、例えば、アドレス空間を４
つに区切り、入替量をアドレス上位にいくに従って１，
２，４，８倍へ変える。また、命令，データで、命令は
データの２倍入替えとする。
【００１０】例えば、命令読出しの場合、１６バイト入
れ替えるとすると、バス制御部１３に下式で決まるリプ
レースサイクル数だけ、メモリ読出要求を行う。
れ替えるとすると、バス制御部１３に下式で決まるリプ
レースサイクル数だけ、メモリ読出要求を行う。
【００１１】リプレースサイクル数＝１６バイト÷リプ
レース時の読出データ幅 バス制御部１３は、バス制御情報線９を介して、システ
ムバス制御部５へメモリ読出要求する。システムバス制
御部５は、システムバス１０を経て主記憶装置２からデ
ータを取り出し、データ線７により、ＣＰＵ１とキャッ
シュメモリ４へ渡す。キャッシュメモリ制御線１１はキ
ャッシュメモリ４への書き込みを制御する。
レース時の読出データ幅 バス制御部１３は、バス制御情報線９を介して、システ
ムバス制御部５へメモリ読出要求する。システムバス制
御部５は、システムバス１０を経て主記憶装置２からデ
ータを取り出し、データ線７により、ＣＰＵ１とキャッ
シュメモリ４へ渡す。キャッシュメモリ制御線１１はキ
ャッシュメモリ４への書き込みを制御する。
【００１２】次に、ＣＰＵ１からの読出しがデータの場
合、入替データ量決定部１２は、例えば、４バイト入替
えを決定する。バス制御部１３は、変式で決まるリプレ
ースサイクル数だけメモリ読出要求を行う。
合、入替データ量決定部１２は、例えば、４バイト入替
えを決定する。バス制御部１３は、変式で決まるリプレ
ースサイクル数だけメモリ読出要求を行う。
【００１３】リプレースサイクル数＝４バイト÷リプレ
ース時の読出データバス幅 データが取り込まれると、キャッシュ管理デーブル１４
の有効フラグを設定する。キャッシュヒット時は、キャ
ッシュメモリ４からＣＰＵ１へデータを渡す。
ース時の読出データバス幅 データが取り込まれると、キャッシュ管理デーブル１４
の有効フラグを設定する。キャッシュヒット時は、キャ
ッシュメモリ４からＣＰＵ１へデータを渡す。
【００１４】
【発明の効果】以上説明したように本発明は、キャッシ
ュミスヒット時の入替データ量を、処理装置の要求する
命令／データ種別とアドレス空間情報とで決定すること
により、先読み効果が期待できる命令の場合、つまり空
間的局所性のある場合は入替えデータ量を多くし、デー
タを読む場合、つまり空間的局所性の少ない場合は入替
データ量を少くし、先読みによるメモリ読出時間と、入
替えによる待ち時間と無効な先読みを減少する効果があ
る。
ュミスヒット時の入替データ量を、処理装置の要求する
命令／データ種別とアドレス空間情報とで決定すること
により、先読み効果が期待できる命令の場合、つまり空
間的局所性のある場合は入替えデータ量を多くし、デー
タを読む場合、つまり空間的局所性の少ない場合は入替
データ量を少くし、先読みによるメモリ読出時間と、入
替えによる待ち時間と無効な先読みを減少する効果があ
る。
【図１】本発明の一実施例のブロック図である。
１ 処理装置（ＣＰＵ） ２ 主記憶装置 ３ キャッシュ制御部 ４ キャッシュメモリ ５ システムバス制御部 １２ 入替データ量決定部 １３ バス制御部 １４ キャッシュ管理テーブル
Claims (1)
- 【特許請求の範囲】 【請求項１】 処理装置と主記憶装置の間のバッファ記
録であるキャッシュメモリを制御するキャッシュ制御装
置において、キャッシュミスヒットが発生した場合にア
ドレス情報及び命令読出しかデータ読出しかの情報によ
り入替メモリ量を決定する手段と、前記入替メモリ量に
応じた回数だけ前記主記憶装置メモリリード要求を行い
リードデータを該当ブロックへ取込みキャッシュ管理テ
ーブル上の取込みデータに対応するキャッシュメモリ有
効／無効フラグを有効にする手段とを備えることを特徴
とするキャッシュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168607A JPH0520188A (ja) | 1991-07-10 | 1991-07-10 | キヤツシユ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168607A JPH0520188A (ja) | 1991-07-10 | 1991-07-10 | キヤツシユ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520188A true JPH0520188A (ja) | 1993-01-29 |
Family
ID=15871195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168607A Pending JPH0520188A (ja) | 1991-07-10 | 1991-07-10 | キヤツシユ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520188A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773027A (ja) * | 1993-06-24 | 1995-03-17 | Nec Corp | 汎用コンピュータのシステム修復方式 |
| US6535960B1 (en) | 1994-12-12 | 2003-03-18 | Fujitsu Limited | Partitioned cache memory with switchable access paths |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027967A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | バツフア記憶装置のブロツク転送制御方式 |
-
1991
- 1991-07-10 JP JP3168607A patent/JPH0520188A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027967A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | バツフア記憶装置のブロツク転送制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773027A (ja) * | 1993-06-24 | 1995-03-17 | Nec Corp | 汎用コンピュータのシステム修復方式 |
| US6535960B1 (en) | 1994-12-12 | 2003-03-18 | Fujitsu Limited | Partitioned cache memory with switchable access paths |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970401 |