JPH0520189A - キヤツシユメモリ - Google Patents
キヤツシユメモリInfo
- Publication number
- JPH0520189A JPH0520189A JP3176370A JP17637091A JPH0520189A JP H0520189 A JPH0520189 A JP H0520189A JP 3176370 A JP3176370 A JP 3176370A JP 17637091 A JP17637091 A JP 17637091A JP H0520189 A JPH0520189 A JP H0520189A
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- Japan
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- register
- array
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】主記憶の内容との不一致が発生してもプロセッ
サの性能を低下させることのないキャッシュメモリを提
供すること。 【構成】キャッシュメモリ１０は、メモリアクセスアド
レスを保持するアドレスレジスタ１と、主記憶の内容と
この主記憶の内容の写しを記憶するデータアレイ６の内
容との間に不一致が検出された際に発生するキャッシュ
無効化処理のアドレスを保持するアドレスレジスタ２
と、アドレスレジスタ１，２の保持するメモリアクセス
アドレスを比較し両者の一致状態を判定する判定回路３
と、判定回路３の判定結果を受けアドレスレジスタ１，
２のいずれか一方からアドレスアレイ５を索引するため
のアドレスを選択する選択回路４と、アドレスレジスタ
１およびアドレスアレイ５が出力するメモリアクセスア
ドレスの一部を比較し両者の一致状態を判定する判定回
路７とを備えている。
サの性能を低下させることのないキャッシュメモリを提
供すること。 【構成】キャッシュメモリ１０は、メモリアクセスアド
レスを保持するアドレスレジスタ１と、主記憶の内容と
この主記憶の内容の写しを記憶するデータアレイ６の内
容との間に不一致が検出された際に発生するキャッシュ
無効化処理のアドレスを保持するアドレスレジスタ２
と、アドレスレジスタ１，２の保持するメモリアクセス
アドレスを比較し両者の一致状態を判定する判定回路３
と、判定回路３の判定結果を受けアドレスレジスタ１，
２のいずれか一方からアドレスアレイ５を索引するため
のアドレスを選択する選択回路４と、アドレスレジスタ
１およびアドレスアレイ５が出力するメモリアクセスア
ドレスの一部を比較し両者の一致状態を判定する判定回
路７とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に使用する
キャッシュメモリに関する。
キャッシュメモリに関する。
【０００２】
【従来の技術】従来のキャッシュメモリは、主記憶の内
容とこの主記憶の内容の写しを記憶するデータアレイの
内容との間に不一致が検出された場合、プロセッサから
のキャッシュメモリに対する読出し要求および書込み要
求を待たせ、キャッシュメモリ内の不一致データを無効
化する処理を優先的に行うよう制御している。
容とこの主記憶の内容の写しを記憶するデータアレイの
内容との間に不一致が検出された場合、プロセッサから
のキャッシュメモリに対する読出し要求および書込み要
求を待たせ、キャッシュメモリ内の不一致データを無効
化する処理を優先的に行うよう制御している。
【０００３】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリは、主記憶の内容との不一致を検出するごと
に、プロセッサからのキャッシュメモリ読出し要求およ
び書込み要求を待たせるためプロセッサの性能低下を招
くという問題点がある。
シュメモリは、主記憶の内容との不一致を検出するごと
に、プロセッサからのキャッシュメモリ読出し要求およ
び書込み要求を待たせるためプロセッサの性能低下を招
くという問題点がある。
【０００４】本発明の目的は、主記憶の内容との不一致
が発生してもプロセッサの性能を低下させることのない
キャッシュメモリを提供することにある。
が発生してもプロセッサの性能を低下させることのない
キャッシュメモリを提供することにある。
【０００５】
【課題を解決するための手段】本発明のキャッシュメモ
リは、メモリアクセスアドレスを保持する第１のアドレ
スレジスタと、主記憶の内容とこの主記憶の内容の写し
を記憶するデータアレイの内容との間に不一致が検出さ
れた際に発生するキャッシュ無効化処理のアドレスを保
持する第２のアドレスレジスタと、前記第１のアドレス
レジスタと前記第２のアドレスレジスタとを比較し両者
の一致状態を判定し論理値として出力する第１の判定回
路と、前記第１の判定回路の判定結果を受け前記第１の
アドレスレジスタおよび前記第２のアドレスレジスタの
いずれか一方から予めメモリアクセスアドレスの一部を
記憶することにより前記主記憶の内容とデータアレイの
内容との間の対応を管理するアドレスアレイを索引する
ためのアドレスを選択する選択回路と、前記第１のアド
レスレジスタおよび前記アドレスアレイがそれぞれ出力
するメモリアクセスアドレスの一部を比較し両者の一致
状態を判定し論理値として出力する第２の判定回路とを
備え、前記第１の判定回路が両者のメモリアクセスアド
レスが一致していると判定した場合にのみ前記アドレス
アレイに対してキャッシュ無効化処理を行う構成であ
る。
リは、メモリアクセスアドレスを保持する第１のアドレ
スレジスタと、主記憶の内容とこの主記憶の内容の写し
を記憶するデータアレイの内容との間に不一致が検出さ
れた際に発生するキャッシュ無効化処理のアドレスを保
持する第２のアドレスレジスタと、前記第１のアドレス
レジスタと前記第２のアドレスレジスタとを比較し両者
の一致状態を判定し論理値として出力する第１の判定回
路と、前記第１の判定回路の判定結果を受け前記第１の
アドレスレジスタおよび前記第２のアドレスレジスタの
いずれか一方から予めメモリアクセスアドレスの一部を
記憶することにより前記主記憶の内容とデータアレイの
内容との間の対応を管理するアドレスアレイを索引する
ためのアドレスを選択する選択回路と、前記第１のアド
レスレジスタおよび前記アドレスアレイがそれぞれ出力
するメモリアクセスアドレスの一部を比較し両者の一致
状態を判定し論理値として出力する第２の判定回路とを
備え、前記第１の判定回路が両者のメモリアクセスアド
レスが一致していると判定した場合にのみ前記アドレス
アレイに対してキャッシュ無効化処理を行う構成であ
る。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例のブロック図であ
る。
る。
【０００８】本発明のキャッシュメモリ１０は、メモリ
アクセスアドレスを保持するアドレスレジスタ１と、図
示していない主記憶の内容とこの主記憶の内容の写しを
記憶するデータアレイ６の内容との間に不一致が検出さ
れた際に発生するキャッシュ無効化処理のアドレスを保
持するアドレスレジスタ２と、アドレスレジスタ１，２
の保持するメモリアクセスアドレスを比較し両者の一致
状態を判定し、一致出力３１として、一致した場合には
論理値“１”を出力し、一致しなかった場合には論理値
“０”を出力する判定回路３と、判定回路３の判定結果
を受けアドレスレジスタ１，２のいずれか一方から、予
めメモリアクセスアドレスの一部を記憶することによ
り、主記憶の内容とデータアレイ６の内容との間の対応
を管理するアドレスアレイ５を索引するためのアドレス
を選択する選択回路４と、アドレスレジスタ１およびア
ドレスアレイ５がそれぞれ出力するメモリアクセスアド
レスの一部を比較し両者の一致状態を判定し、一致出力
７１として、一致した場合には論理値“１”を、一致し
なかった場合には論理値“０”を出力する判定回路７と
を備えている。
アクセスアドレスを保持するアドレスレジスタ１と、図
示していない主記憶の内容とこの主記憶の内容の写しを
記憶するデータアレイ６の内容との間に不一致が検出さ
れた際に発生するキャッシュ無効化処理のアドレスを保
持するアドレスレジスタ２と、アドレスレジスタ１，２
の保持するメモリアクセスアドレスを比較し両者の一致
状態を判定し、一致出力３１として、一致した場合には
論理値“１”を出力し、一致しなかった場合には論理値
“０”を出力する判定回路３と、判定回路３の判定結果
を受けアドレスレジスタ１，２のいずれか一方から、予
めメモリアクセスアドレスの一部を記憶することによ
り、主記憶の内容とデータアレイ６の内容との間の対応
を管理するアドレスアレイ５を索引するためのアドレス
を選択する選択回路４と、アドレスレジスタ１およびア
ドレスアレイ５がそれぞれ出力するメモリアクセスアド
レスの一部を比較し両者の一致状態を判定し、一致出力
７１として、一致した場合には論理値“１”を、一致し
なかった場合には論理値“０”を出力する判定回路７と
を備えている。
【０００９】なお、データアレイ６は、アドレスレジス
タ１によってアドレスアレイ５のアドレス値が決定され
るのと同時に索引され、読出しデータ６２を送出する。
読出しデータ６２は、判定回路７の一致出力７１が論理
値“１”のとき有効となる。又、一致出力７１が論理値
“１”の時にはキャッシュヒットを発生する。
タ１によってアドレスアレイ５のアドレス値が決定され
るのと同時に索引され、読出しデータ６２を送出する。
読出しデータ６２は、判定回路７の一致出力７１が論理
値“１”のとき有効となる。又、一致出力７１が論理値
“１”の時にはキャッシュヒットを発生する。
【００１０】次に動作について説明する。
【００１１】ここで、動作としては、メモリアクセスア
ドレスとキャッシュ無効化処理アドレスとが同時にアド
レスレジスタ１，２に設定された場合を取りあげる。
ドレスとキャッシュ無効化処理アドレスとが同時にアド
レスレジスタ１，２に設定された場合を取りあげる。
【００１２】メモリアクセスアドレスとキャッシュ無効
化処理アドレスとがアドレスレジスタ１，２に設定され
ると、判定回路３は、信号線１０２上のアドレスと信号
線２０１上のアドレスとを比較し両者が一致していれ
ば、一致出力３１として論理値“１”を出力する。も
し、一致出力３１が論理値“０”の場合、メモリアクセ
ス要求の処理を優先して行なうため、選択回路４はアド
レスレジスタ１のメモリアクセスアドレスを選択し、選
択したアドレスによってアドレスアレイ５を索引し、キ
ャッシュヒットの判定を判定回路７で行う。このとき、
アドレスアレイ５と同時に、データアレイ６も又、アド
レスレジスタ１のアドレスによってアクセスされ、読出
しデータ６２を出力する。データアレイ６の出力した読
出しデータ６２は、判定回路７の一致出力７１が論理値
“１”のとき有効となる。
化処理アドレスとがアドレスレジスタ１，２に設定され
ると、判定回路３は、信号線１０２上のアドレスと信号
線２０１上のアドレスとを比較し両者が一致していれ
ば、一致出力３１として論理値“１”を出力する。も
し、一致出力３１が論理値“０”の場合、メモリアクセ
ス要求の処理を優先して行なうため、選択回路４はアド
レスレジスタ１のメモリアクセスアドレスを選択し、選
択したアドレスによってアドレスアレイ５を索引し、キ
ャッシュヒットの判定を判定回路７で行う。このとき、
アドレスアレイ５と同時に、データアレイ６も又、アド
レスレジスタ１のアドレスによってアクセスされ、読出
しデータ６２を出力する。データアレイ６の出力した読
出しデータ６２は、判定回路７の一致出力７１が論理値
“１”のとき有効となる。
【００１３】又、アドレスレジスタ１の内容とアドレス
レジスタ２の内容とを、判定回路３が一致と判定した場
合は、キャッシュ無効化処理を優先して行うため、選択
回路４はアドレスレジスタ１のメモリアクセスアドレス
を選択し、選択したアドレスによってアドレスアレイ５
の内容を無効化する。
レジスタ２の内容とを、判定回路３が一致と判定した場
合は、キャッシュ無効化処理を優先して行うため、選択
回路４はアドレスレジスタ１のメモリアクセスアドレス
を選択し、選択したアドレスによってアドレスアレイ５
の内容を無効化する。
【００１４】
【発明の効果】以上説明したように、本発明は、メモリ
アクセスアドレスを保持する第１のアドレスレジスタ
と、主記憶の内容とこの主記憶の内容の写しを記憶する
データアレイの内容との間に不一致が検出された際に発
生するキャッシュ無効化処理のアドレスを保持する第２
のアドレスレジスタと、第１のアドレスレジスタと第２
のアドレスレジスタとを比較し両者の一致状態を判定し
論理値として出力する第１の判定回路と、第１の判定回
路の判定結果を受け、第１のアドレスレジスタおよび第
２のアドレスレジスタのいずれか一方から、予めメモリ
アクセスアドレスの一部を記憶することにより、主記憶
の内容とデータアレイの内容との間の対応を管理するア
ドレスアレイを索引するためのアドレスを選択する選択
回路と、第１のアドレスレジスタおよびアドレスアレイ
がそれぞれ出力するメモリアクセスアドレスの一部を比
較し、両者の一致状態を判定し論理値として出力する第
２の判定回路とを備え、第１の判定回路が両者のメモリ
アクセスアドレスが一致していると判定した場合にの
み、アドレスアレイに対してキャッシュ無効化処理を行
う構成とすることにより、主記憶の内容との不一致が発
生してもプロセッサの性能を低下させずに処理を実行す
ることができるという効果が有る。
アクセスアドレスを保持する第１のアドレスレジスタ
と、主記憶の内容とこの主記憶の内容の写しを記憶する
データアレイの内容との間に不一致が検出された際に発
生するキャッシュ無効化処理のアドレスを保持する第２
のアドレスレジスタと、第１のアドレスレジスタと第２
のアドレスレジスタとを比較し両者の一致状態を判定し
論理値として出力する第１の判定回路と、第１の判定回
路の判定結果を受け、第１のアドレスレジスタおよび第
２のアドレスレジスタのいずれか一方から、予めメモリ
アクセスアドレスの一部を記憶することにより、主記憶
の内容とデータアレイの内容との間の対応を管理するア
ドレスアレイを索引するためのアドレスを選択する選択
回路と、第１のアドレスレジスタおよびアドレスアレイ
がそれぞれ出力するメモリアクセスアドレスの一部を比
較し、両者の一致状態を判定し論理値として出力する第
２の判定回路とを備え、第１の判定回路が両者のメモリ
アクセスアドレスが一致していると判定した場合にの
み、アドレスアレイに対してキャッシュ無効化処理を行
う構成とすることにより、主記憶の内容との不一致が発
生してもプロセッサの性能を低下させずに処理を実行す
ることができるという効果が有る。
【図１】本発明の一実施例のブロック図である。
１，２ アドレスレジスタ ３，７ 判定回路 ４ 選択回路 ５ アドレスアレイ ６ データアレイ １０ キャッシュメモリ ３１，７１ 一致出力 ６２ 読出しデータ
Claims (1)
- 【特許請求の範囲】 【請求項１】 メモリアクセスアドレスを保持する第１
のアドレスレジスタと、主記憶の内容とこの主記憶の内
容の写しを記憶するデータアレイの内容との間に不一致
が検出された際に発生するキャッシュ無効化処理のアド
レスを保持する第２のアドレスレジスタと、前記第１の
アドレスレジスタと前記第２のアドレスレジスタとを比
較し両者の一致状態を判定し論理値として出力する第１
の判定回路と、前記第１の判定回路の判定結果を受け前
記第１のアドレスレジスタおよび前記第２のアドレスレ
ジスタのいずれか一方から予めメモリアクセスアドレス
の一部を記憶することにより前記主記憶の内容とデータ
アレイの内容との間の対応を管理するアドレスアレイを
索引するためのアドレスを選択する選択回路と、前記第
１のアドレスレジスタおよび前記アドレスアレイがそれ
ぞれ出力するメモリアクセスアドレスの一部を比較し両
者の一致状態を判定し論理値として出力する第２の判定
回路とを備え、前記第１の判定回路が両者のメモリアク
セスアドレスが一致していると判定した場合にのみ前記
アドレスアレイに対してキャッシュ無効化処理を行うこ
とを特徴とするキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176370A JPH0520189A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176370A JPH0520189A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520189A true JPH0520189A (ja) | 1993-01-29 |
Family
ID=16012439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176370A Pending JPH0520189A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520189A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245861A (ja) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | 主記憶制御方式 |
| JPH0248749A (ja) * | 1988-08-10 | 1990-02-19 | Hitachi Ltd | バッファ記憶制御装置 |
| JPH0256651A (ja) * | 1988-08-23 | 1990-02-26 | Omron Tateisi Electron Co | メモリ装置 |
-
1991
- 1991-07-17 JP JP3176370A patent/JPH0520189A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245861A (ja) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | 主記憶制御方式 |
| JPH0248749A (ja) * | 1988-08-10 | 1990-02-19 | Hitachi Ltd | バッファ記憶制御装置 |
| JPH0256651A (ja) * | 1988-08-23 | 1990-02-26 | Omron Tateisi Electron Co | メモリ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970408 |