JPH05204403A - システム制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力信号に基づいてパルス幅制御した制御信
号を出力するシステム制御回路において、構成素子数を
少なくし、小形化を図り、また適正な制御ができるよう
にする。 【構成】 アナログマルチプレクサ３により入力信号を
時分割でコンパレータ４に入力し、Ｄ／Ａコンバータ２
から送出された基準信号と比較する。電子スイッチ回路
５はこのコンパレータ４の出力に応じて出力電子を基準
電位Ｖｒとグランド電位とに切換え、各々の積分回路Ｘ
１〜Ｘ４に入力する。この時、各電子スイッチＳｃ１〜
Ｓｃ４によってアナログマルチプレクサ３の時分割タイ
ミングと同期して電子スイッチ回路５の出力が入力され
る。そして、各コンパレータＱ１〜Ｑ４は、各々の積分
回路Ｘ１〜Ｘ４のコンデンサＣ１〜Ｃ４の充放電出力と
三角波信号発生回路８から送出された三角波信号とを比
較し、パルス幅制御した制御信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号に基づいてパ
ルス幅制御した制御信号を出力するシステム制御回路、
特に複写機，プリンタ等の画像形成装置のような多数の
アクチュエータを有したシステムのシーケンス制御に適
したシステム制御回路に関するものである。

【０００２】

【従来の技術】複写機，プリンタ等の画像形成装置にお
いては、各電源，ヒータ，ランプ，モータなどの多数の
アクチュエータが備えられており、これらのアクチュエ
ータは通常ＣＰＵやマイクロコンピュータによって制御
されている。その際、各アクチュエータに対し、その出
力の検出値を基準値と比較する誤差増幅器及びこの誤差
増幅器の出力に応じたパルス幅の信号を生成するＰＷＭ
回路から成るサーボ回路が個々に形成されており、各々
のアクチュエータは独立して制御されるようになってい
る。

【０００３】また近年の半導体技術の進展に呼応して、
出力の検出信号をＡ／Ｄ（アナログ−デジタル）変換し
てマイクロコンピュータに取込み、その演算処理結果に
応じてパルス幅制御した制御信号を生成するようなデジ
タル制御方式も提案されているが、演算スピードやコス
トパフォーマンスの点で一般化されていない。そこで、
スピードとコストの双方の面を考慮し、一つのコンパレ
ータ（比較器）を時分割駆動することによって、多数の
アクチュエータの出力値をマイクロコンピュータの制御
データをＤ／Ａ（デジタル−アナログ）コンバータでア
ナログ変換した値と比較し、その比較結果に応じてカウ
ンタを制御することによりＰＷＭ信号を得る方式が提案
されている。さらに、上記時分割駆動されたコンパレー
タの出力を直接アクチュエータの駆動回路に入力し、よ
り簡素化を図った方式も提案されている。

【０００４】図１３はこのような従来のシステム制御回
路の構成を示すブロック図である。同図において、１０
１はアップダウンカウンタ１０２を制御するアップダウ
ン制御回路、１０３はダウンカウンタ、１０４は二つの
入力データが一致しているか否か比較する比較回路、１
０５はダウンカウンタ１０３の出力値“０”を検出する
零検出器、１０６はＤ形フリップフロップ、１０７はＣ
ＰＵ１０８からのデータをラッチするラッチ、１０９は
カウンタ、１１０はクロックの入力端子、１１１は不図
示の外部制御回路からのフィードバック信号の入力端子
である。

【０００５】上記アップダウン制御回路１０１は、アッ
プダウンカウンタ１０２のカウントアップ，カウントダ
ウンを制御する回路であり、そのクロック出力端子が信
号線Ｌ１０１を通してアップダウンカウンタ１０２のク
ロック入力端子に接続され、またアップダウン制御端子
が信号線Ｌ１０２を通してアップダウンカウンタ１０２
のアップダウン制御入力端子に接続されている。

【０００６】また、上記外部制御回路からのフィードバ
ック信号の入力端子１１１が信号線Ｌ１０３を通してア
ップダウン制御回路１０１のフィードバック信号入力端
子に接続されている。そして、アップダウンカウンタ１
０２のカウント値の出力端子は、バスラインＬ１０４を
通してダウンカウンタ１０３のデータ入力端子に接続さ
れている。

【０００７】クロックの入力端子１１０は、信号線Ｌ１
０５を介してダウンカウンタ１０３のクロック入力端子
及びＤ形フリップフロップ１０６のクロック入力端子に
接続されている。また、ダウンカウンタ１０３のカウン
トデータ出力端子は、ｎ本の信号線Ｌ１０６を通して比
較回路１０４のｎ個のデータ入力端子及び零検出器１０
５のデータ入力端子に接続されており、零検出器１０５
のデータ出力端子は信号線Ｌ１０７によりＤ形フリップ
フロップ１０６のデータ入力端子に接続されている。

【０００８】またＣＰＵ１０８は、アドレスバスＬ１０
８及びデータバスＬ１０９を介してラッチ１０７に接続
されており、このラッチ１０７の信号出力端子は信号線
Ｌ１１０により比較回路１０４の信号入力端子に接続さ
れている。

【０００９】Ｄ形フリップフロップ１０６の信号出力端
子は、信号線Ｌ１１１を介して比較回路１０４のリセッ
ト信号入力端子とダウンカウンタ１０３のロード信号入
力端子とカウンタ１０９の信号入力端子にそれぞれ接続
されている。またカウンタ１０９の信号出力端子は、信
号線Ｌ１１２を介してアップダウン制御回路１０１の信
号入力端子に接続されている。そして、比較回路１０４
から出力されるパルス信号は信号線Ｌ１１２から得られ
るようになっている。

【００１０】次に上記回路の動作について説明する。ア
ップダウン制御回路１０１は、信号線Ｌ１０３を介して
外部制御回路からのフィードバック信号が入力される
が、このアップダウン制御回路１０１はコンパレータを
内蔵しており、そのコンパレータによりフィードバック
信号があるスレッシュレベルを越えているかどうかを判
別し、アップダウンカウンタ１０２に信号線Ｌ１０２を
介してカウント値をアップさせるかダウンさせるかの信
号を送る。そして、このアップダウンカウンタ１０２の
カウント出力値は、信号線Ｌ１０４を介してダウンカウ
ンタ１０３にロードされる。この時、ダウンカウンタ１
０３は入力端子１１０からのクロックにより、設定され
た値からゼロになるまでカウントダウン動作を行う。

【００１１】またＣＰＵ１０８は、アドレスバスＬ１０
８でアドレスを指定し、データバスＬ１０９でラッチ１
０７に制御データを送り出す。この送り出されたデータ
は、信号線Ｌ１１０を通して比較回路１０４に送出され
る。そして比較回路１０４では、ラッチ１０７より送ら
れてきたデータとダウンカウンタ１０３より信号線Ｌ１
０６を通して送られてきたデータとが比較され、一致し
たところでハイレベルの信号が信号線Ｌ１１３を介して
出力される。

【００１２】一方、上記ダウンカウンタ１０３の出力デ
ータは信号線Ｌ１０６を通して零検出器１０５にも入力
され、この零検出器１０５はダウンカウンタ１０３のカ
ウント値がゼロになったところで出力端子にハイレベル
の信号を出力する。この零検出器１０５の出力信号は、
信号線Ｌ１０７を介してＤ形フリップフロップ１０６の
データ入力端子に入力される。そして、Ｄ形フリップフ
ロップ１０６の出力端子にハイレベルの信号が出力され
たところ、つまりダウンカウンタ１０３のカウント値が
ゼロになったところで、比較回路１０４にはリセットが
かかってローレベルになり、ダウンカウンタ１０３にロ
ード信号が入力されることでアップダウンカウンタ１０
２よりカウントデータがロードされる。

【００１３】また、Ｄ形フリップフロップ１０６の出力
端子は信号線Ｌ１１１を介してカウンタ１０９ともつな
がっている。そして、このカウンタ１０９によってＤ形
フリップフロップ１０６の信号を何分周かして信号線Ｌ
１１２を通してアップダウン制御回路１０１に入力して
おり、また信号線Ｌ１０１を通してアップダウンカウン
タ１０２のクロック信号として供給している。

【００１４】このように、ダウンカウンタ１０３のカウ
ント値によって生成パルスの周期を決定し、またラッチ
１０７によって生成パルスのデューティを決定し、パル
ス幅制御した制御信号（パルス信号）を外部に出力して
いる。

【００１５】

【発明が解決しようとする課題】しかしながら、従来の
システム制御回路にあっては、上記のようにパルス生成
回路をカウンタで構成しているので素子数が多くなり、
小形化ができないという問題点があり、コンパレータの
出力を直接駆動回路に入力するような簡易的な制御方式
では出力変動等があって適正な制御ができないという問
題点があった。

【００１６】また、アップダウンカウンタを用いた場合
にも周辺回路が大きくなり、同様に小形化を図ることが
できないと同時に、出力パルスのインテリジェントな制
御ができないので、適正な制御を行うことができないと
いう問題点があった。

【００１７】本発明は、上記のような問題点に着目して
なされたもので、構成素子数が少なく、小形化が可能
で、また適正な制御を行うことができるシステム制御回
路を提供することを目的としている。

【００１８】

【課題を解決するための手段】本発明のシステム制御回
路は、入力信号に基づいてパルス幅制御した制御信号を
出力するシステム制御回路において、入力信号を所定の
タイミングで時分割出力するマルチプレクサと、このマ
ルチプレクサの出力信号を所定の基準信号と比較するコ
ンパレータと、このコンパレータからの信号により出力
電位を切換えるスイッチ回路と、このスイッチ回路の出
力を前記マルチプレクサの時分割タイミングと同期した
各々の時定数回路に入力する複数のスイッチと、各時定
数回路の出力と所定の三角波信号を比較して前記パルス
幅制御したそれぞれの制御信号を発生する複数のコンパ
レータとを備えたものである。

【００１９】また、入力信号に基づいてパルス幅制御し
た制御信号を出力するシステム制御回路において、アッ
プカウント動作あるいはダウンカウント動作をするカウ
ンタと、このカウンタに動作情報を入力するラッチ回路
と、前記入力信号を所定の基準信号と比較するコンパレ
ータと、このコンパレータの出力信号を所定のタイミン
グで取込んで処理し、その処理情報を前記カウンタから
の信号を割込信号としてラッチ回路へ設定する処理制御
部とを備え、前記カウンタの出力に従って前記パルス幅
制御した制御信号を出力するように構成したものであ
る。

【００２０】

【作用】本発明のシステム制御回路においては、時分割
制御によってコンパレータやＤ／Ａコンバータが複数の
制御系で共有されるので、素子数が少なく、しかも出力
パルスを細かく制御することができる。

【００２１】また、カウンタの出力に従ってパルス成形
するとともに、該カウンタからの出力を割込信号として
ラッチ回路の設定情報を変更するようにしているので、
同様に素子数が少なく、出力パルスを細かく制御するこ
とができる。

【００２２】

【実施例】図１は本発明の第１実施例によるシステム制
御回路の構成図である。図において、１は回路全体を制
御するマイクロコンピュータで、内部にＣＰＵコア，Ｒ
ＯＭやＲＡＭなどのメモリ，各種タイマ等のペリフェラ
ル回路を有しており、図示していないが各種シーケンス
制御用の入出力信号の入出力端子が設けられている。

【００２３】２は上記マイクロコンピュータ１から送出
されたデジタル制御情報をアナログ情報に変換するＤ／
Ａコンバータ、３は各入力端子Ｐａ１，Ｐａ２，Ｐａ
３，Ｐａ４から入力された各制御系の誤差信号（フィー
ドバック信号）を所定のタイミングで時分割出力するア
ナログマルチプレクサ、４はこのマルチプレクサ３から
のアナログ出力信号をＤ／Ａコンバータ２から送出され
た所定の基準信号と比較する高精度のコンパレータ、５
はこのコンパレータ４からの信号により出力電位を切換
える電子スイッチ回路で、インバータ６及び二つのスイ
ッチＳａ，Ｓｂから構成され、標準電圧発生回路７から
の所定の基準電位Ｖｒとグランド電位とを切換えるよう
になっている。

【００２４】Ｓｃ１，Ｓｃ２，Ｓｃ３，Ｓｃ４は上記電
子スイッチ回路５の出力をマルチプレクサ３の時分割タ
イミングと同期して各々の時定数回路に入力する複数の
電子スイッチで、ここでは時定数回路として抵抗Ｒ１〜
Ｒ４とコンデンサＣ１〜Ｃ４の積分回路Ｘ１〜Ｘ４が形
成されている。Ｑ１〜Ｑ４は各積分回路Ｘ１〜Ｘ２の出
力と三角波信号発生回路８から供給された所定の三角波
信号とを比較してパルス幅制御したそれぞれの制御信号
を発生する複数のコンパレータで、各制御信号は出力端
子Ｐｂ１，Ｐｂ２，Ｐｂ３，Ｐｂ４から各々の制御系に
出力される。

【００２５】９はマイクロコンピュータ１からの指令に
従って上述の時分割タイミングを制御するタイミング制
御回路で、Ｄ／Ａコンバータ２，アナログマルチプレク
サ３，電子スイッチ回路５及び各スイッチＳｃ１〜Ｓｃ
４の時分割駆動を制御する。なお、上述したマイクロコ
ンピュータ１及びその周辺回路など各構成要素は、１チ
ップ上に形成されている。

【００２６】図２は上記構成の回路の動作タイミングを
示すタイミングチャートである。（イ），（ロ），
（ハ），（ニ）はそれぞれアナログマルチプレクサ３の
各入力端子Ｐａ１〜Ｐａ４から入力された信号の選択タ
イミングを示し、（ホ），（ヘ），（ト），（チ）はそ
れぞれ各電子スイッチＳｃ１〜Ｓｃ４のオンするタイミ
ングを示している。また、（リ）は三角波信号発生回路
８の出力、（ヌ）はコンパレータ４の出力（入力端子Ｐ
ａ１とＰａ２の分のみ）、（ル）はコンデンサＣ１の電
位、（ヲ）は出力端子Ｐｂ１のＰＷＭ出力電位をそれぞ
れ示している。

【００２７】図１の回路の各入力端子Ｐａ１〜Ｐａ４に
は例えば前述の画像形成装置における各電源，露光用の
光源，定着器のヒータ，モータ等の各出力の検出信号が
それぞれ入力され、これらの入力信号に基づいてパルス
幅制御されたＰＷＭ信号（制御信号）が各出力端子Ｐｂ
１〜Ｐｂ４を通して各々の駆動回路に出力される。その
際、マイクロコンピュータ１に内蔵された制御プログラ
ミングに従ってＤ／Ａコンバータ２の出力が変化し、上
記画像形成装置の各部の駆動タイミング及び出力レベル
が適正に制御される。

【００２８】すなわち、タイミング制御回路９はマイク
ロコンピュータ１のクロックあるいはタイマ出力を分周
し、Ｄ／Ａコンバータ２及びアナログマルチプレクサ３
に図２の（イ）〜（ニ）に示すタイミングで時分割制御
信号を出力し、また電子スイッチ回路５に図２の（ホ）
〜（チ）に示すタイミングでサンプリング信号を出力す
る。この時、上記Ｄ／Ａコンバータ２の入力データは時
分割タイミングにより制御系毎に切換えられ、この切換
えられたデータが上述の基準信号としてコンパレータ４
に入力され、ここでアナログマルチプレクサ３からの入
力信号と比較される。そして、このコンパレータ４の出
力に応じて電子スイッチ回路５の出力電位が標準電位Ｖ
ｒとグランド電位とに切換えられる。

【００２９】上記電子スイッチ回路５の出力は、電子ス
イッチＳｃ１〜Ｓｃ４を介して各々の積分回路Ｘ１〜Ｘ
４に入力される。この積分回路Ｘ１〜Ｘ４の各コンデン
サＣ１〜Ｃ４は、図２の（ル）に示すようにスイッチＳ
ｃ１〜Ｓｃ４が閉じた時に所定のＲＣ時定数でコンパレ
ータ４の出力に応じて充放電を行い、それ以外のタイミ
ングでは電荷をホールドした状態を保つ。そして、各コ
ンパレータＱ１〜Ｑ４は、このコンデンサＣ１〜Ｃ４の
電位と他方から入力された（リ）の三角波信号とを比較
し、（ヲ）に示すようなＰＷＭ信号を各出力端子Ｐｂ１
〜Ｐｂ４を介して各々の制御系の駆動回路に出力する。
これにより、各制御系が最適に制御される。

【００３０】ここで、上記の回路ではＤ／Ａコンバータ
２及びコンパレータ４は時分割駆動で各制御系に共用と
なっているので、ＰＷＭ制御回路の構成素子数が少な
く、小形化（１チップ化）が可能となっている。また、
ＰＷＭ出力信号はパルス幅を細かく制御することができ
るので、各制御系を適正に制御することができる。

【００３１】このようにして、多数のサーボ制御回路や
Ｄ／Ａコンバータをチップ面積を増やすことなく１チッ
プ上に集積することができる。その際、サーボ制御回路
については、出力検出信号の入力端子とＰＷＭ信号の出
力端子の二つの外部端子だけで済み、従来のディスクリ
ートの系のリモート回路，入力回路，誤差増幅回路，位
相補正回路，ＰＷＭ回路等を完全に同一チップ内に取込
むことができる。また、ハード回路を殆ど増やすことな
く、Ａ／Ｄ変換機能を持たせることもできる。

【００３２】図３は本発明の第２実施例を示す構成図で
あり、図１と同一符号は同一構成部分を示している。図
中、ＰｃはＡ／Ｄ変換信号の入力端子である。また、図
４はこの回路の動作タイミングを示したものであり、
（ワ），（カ）は上記Ａ／Ｄ変換用選択信号、（ヨ）は
Ｄ／Ａコンバータ２の出力（Ａ／Ｄ変換選択時）を示し
ている。

【００３３】本実施例は、Ｄ／Ａコンバータ２及びコン
パレータ４にサーボ制御動作だけでなくＡ／Ｄコンバー
タの動作をさせるようにしたものであり、Ａ／Ｄ変換信
号はサーボ制御系の誤差信号と同様入力端子Ｐｃからア
ナログマルチプレクサ３に入力される。そして図４に示
すように、Ａ／Ｄ変換の時分割タイミングではＤ／Ａコ
ンバータ２には最初１／２ＭＳＢの出力Ｖ１が出力さ
れ、この出力がコンパレータ４でＡ／Ｄ変換入力信号と
比較され、このコンパレータ４の比較結果に従って順次
１／４ＭＳＢ，１／８ＭＳＢ，１／１６ＭＳＢのレベル
が加減算される。これにより、出力Ｖ２＝ＭＳＢ（１／
２＋１／４），Ｖ３＝ＭＳＢ（１／２＋１／４＋１／
８），Ｖ４＝ＭＳＢ（１／２＋１／４＋１／８−１／１
６）が得られ、“１１０１”の４ビットのデジタル信号
が出力される。

【００３４】なお、図４では分かりやすいように４ビッ
トの変換例を示したが、ビット数は自由に選ぶことがで
きる。また、Ａ／Ｄ変換の１ビットの処理は、ＰＷＭ処
理の１チャンネル分のタイミングと並列の時分割タイミ
ングで行われる。

【００３５】図５は本発明の第３実施例を示す構成図で
ある。図３の実施例では１チャンネルのＡ／Ｄ変換の例
を示したが、本実施例では多チャンネルのＡ／Ｄ変換が
可能になっている。すなわち、複数の入力端子Ｐｄ１〜
Ｐｄ４を有したアナログマルチプレクサ１０をＡ／Ｄ変
換用に設けてあり、このアナログマルチプレクサ１０に
入力されたアナログ信号（Ａ／Ｄ変換信号）を時分割し
てアナログマルチプレクサ３に入力している。他の動作
は図３の回路と同様である。

【００３６】なお、図５の回路でアナログマルチプレク
サ１０で時分割する代わりに、マイクロコンピュータ１
の制御信号によってＡ／Ｄ変換信号を選択することも容
易に可能である。

【００３７】図６は本発明の第４実施例の構成を示すブ
ロック図である。同図において、１１はダウンカウント
動作をするダウンカウンタで、このカウンタ１１の出力
に従ってパルス幅制御した制御信号が出力される。１２
はこのダウンカウンタ１１の動作情報を入力するラッチ
回路、１３は入力端子Ｐａから入力された各制御系のフ
ィードバック信号（誤差信号）を所定の基準信号と比較
するコンパレータ、１４はこのコンパレータ１３の出力
信号を所定のタイミングで取込んで処理するＣＰＵ（処
理制御部）で、その処理情報を上記ダウンカウンタ１１
からの信号を割込信号としてラッチ回路１２へ設定す
る。

【００３８】１５は上記ＣＰＵ１４からの制御情報をア
ナログ信号に変換してコンパレータ１３に基準信号とし
て入力するＤ／Ａコンバータ、１６はダウンカウンタ１
１の出力値“０”を検知する零検知回路、１７はダウン
カウンタ１１の出力をレジスタ１８からの所定の信号と
比較してパルス幅制御した制御信号を生成するデジタル
コンパレータで、比較用のレジスタ１８はモジュロ回路
として構成されている。１９はフリップフロップで、入
力信号が“０”から“１”になった時に出力信号を反転
し、入力信号が“１”から“０”になった時は出力信号
を保持し、またリセット端子が設けられている。

【００３９】上記ＣＰＵ１４の１組のデータ出力ポート
は信号線Ｌ１を介してラッチ回路１２に接続されてお
り、その他のデータ出力ポートは信号線Ｌ２を介してレ
ジスタ１８に接続されている。またラッチ回路１２は信
号線Ｌ３を通してダウンカウンタ１１のデータ入力端子
に接続されている。このダウンカウンタ１１のデータ出
力端子は信号線Ｌ４を通してデジタルコンパレータ１７
及び零検出回路１６に接続されており、デジタルコンパ
レータ１７の入力端子にはレジスタ１８からの信号線Ｌ
５とダウンカウンタ１１のデータ出力端子からの信号線
Ｌ４が接続されている。そして、このコンパレータ１７
の出力端子は信号線Ｌ６を通してフリップフロップ１９
のデータ入力端子に接続されている。

【００４０】また、零検知回路１６の出力端子は信号線
Ｌ７を通してダウンカウンタ１１のロード信号入力端子
及びＣＰＵ１４の外部割込入力端子に接続されている。
また、コンパレータ１３の−入力端子にはＤ／Ａコンバ
ータ１５のアナログ出力端子が接続され、＋入力端子に
は不図示の外部制御回路のフィードバック信号出力端子
が接続されており、このコンパレータ１３の出力端子は
ＣＰＵ１４の入力ポートに接続されている。またＤ／Ａ
コンバータ１５のデジタル信号入力端子は信号線Ｌ８を
通してＣＰＵ１４の出力ポートに接続されている。

【００４１】なお、上記ＣＰＵ１４は、コンパレータ１
３からの一定期間の信号を取込み中は外部割込を禁止
し、取込み終了後に外部割込を許可してラッチ回路１２
の設定情報を変更するようになっている。

【００４２】次に上記構成の回路の動作について説明す
る。まず、ＣＰＵ１４からラッチ回路１２にダウンカウ
ンタ１１のカウント開始データを送る。またＣＰＵ１４
は、レジスタ１８に出力波形のデューティ値を決めるデ
ータを送る。そして、ダウンカウンタ１１がカウントを
開始し、デジタルコンパレータ１７においてそのカウン
ト値とレジスタ１８からのモジュロの値とが一致した時
にハイレベルの信号を出力する。フリップフロップ１９
はこのデジタルコンパレータ１７の出力がローレベルか
らハイレベルに変化したところでそのハイレベルの信号
を保持する。そして、零検知回路１６がダウンカウンタ
１１のカウント値がゼロになったことを検知すると、ダ
ウンカウンタ１１にロード信号を入力して次のカウント
開始データをラッチ回路１２からダウンカウンタ１１の
データ入力端子にセットする。同時にフリップフロップ
１９の出力をリセットし、出力データをローレベルにす
る。このようにして、入力信号に基づいてパルス幅制御
したパルス波形を生成する。

【００４３】一方、コンパレータ１３では、入力された
フィードバック信号のレベルとＣＰＵ１４がＤ／Ａコン
バータ１５に送出したデジタルデータに相当する該Ｄ／
Ａコンバータ１５からのアナログ電圧レベルとの大小を
判定し、その判定結果をＣＰＵ１４のデータ入力端子に
送る。ＣＰＵ１４はそのデータ入力をタイマ割込で判定
し、その判定したデータを基に統計処理してラッチ回路
１２にセットするデータの値を決定し、この変更したデ
ータを割込のタイミングでラッチ回路１２にセットす
る。この時、ＣＰＵ１４はタイマ割込が入った時のみ上
記判定及び設定を行い、それ以外は別のシーケンス制御
を行っている。

【００４４】図７は上記の回路における波形生成過程を
示したものである。スタートと同時にダウンカウンタ１
１のカウント動作が開始し、レジスタ１８のモジュロの
データとダウンカウンタ１１の値とが一値した時点でハ
イレベルになる。そして、ダウンカウンタ１１のカウン
ト値がゼロになると再びローレベルになり、この時その
カウント値をロードするとともに、カウント動作を再び
開始する。

【００４５】また、図８は、図６の回路の出力信号生成
時のデータ処理の一例を示すタイミングチャートであ
る。ＣＰＵ１４は、内部タイマの割込があるとＴ１期間
内にポート入力のデータからラッチ回路１２へのラッチ
データを決定し、外部割込（ロード信号）のあった時点
でそのラッチデータを更新し、次の外部割込でそのラッ
チデータがダウンカウンタ１１にセットされる。そし
て、このα期間の動作を繰り返すことにより、図に示す
ような連続したパルス出力信号が得られる。

【００４６】このように、従来のアップダウンカウンタ
に代えてＣＰＵ１４が直接データ設定可能なラッチ回路
１２を設け、ダウンカウンタ１１のロード信号をＣＰＵ
１４の割込信号と共用するとともに、コンパレータ１３
の比較結果を一定時間毎にＣＰＵ１４内に取込んで処理
し、その処理結果を基にラッチ回路１２のデータを変更
することで、ＣＰＵ１４の外付ハード回路の小形化を図
ることができると同時に、パルス幅の周期の変更及びデ
ューティの変更を入力条件に応じてインテリジェントに
実行することができる。したがって、前述の実施例と同
様、少ない構成素子数で適正な制御を行うことができ
る。

【００４７】図９は本発明の第５実施例の構成を示すブ
ロック図であり、図６と同一符号は同一構成部分を示し
ている。この実施例は、外部からのフィードバック信号
を判定するコンパレータ１３の周辺回路にシフトレジス
タ２０を設けたものである。

【００４８】上記の回路において、コンパレータ１３の
比較結果の出力信号は一旦シフトレジスタ２０に蓄えら
れ、ＣＰＵ１４は内部タイマの割込みによってこのシフ
トレジスタ２０のデータ群を取込み、それらのデータを
基にラッチ回路１２にセットするデータを決定する。例
えば、シフトレジスタ２０にセットされたデータ（ハイ
レベル及びローレベルのデータ）において、ハイレベル
データの数とローレベルデータの数を比較してハイレベ
ルデータのほうが多ければラッチ回路１２にセットする
データに幾分かマイナスしてセットし、ローレベルデー
タのほうが多ければプラスしてセットするようにする。
このプラス及びマイナスする量に関しては、ハイレベル
データ及びローレベルデータの量に比例して決定され
る。そして、計算されたデータはラッチデータをダウン
カウンタ１１に送出するタイミングより前にラッチ回路
１２に送られる。

【００４９】図１０は図９の回路の出力信号生成時のデ
ータ処理の一例を示すタイミングチャートである。図示
のように、ＣＰＵ１４の内部タイマの割込みがあるとＴ
２期間内に上記のレベル判定及びラッチデータの変更が
行われる。その他は図８の処理と同様である。

【００５０】図１１は本発明の第６実施例の構成を示す
ブロック図である。この実施例は、ＣＰＵ１４の外部回
路にタイミング制御用のアップカウンタ２１を設け、こ
のアップカウンタ２１の桁上げの信号をＣＰＵ１４の割
込信号として利用したものであり、その他は図６の回路
と同様の構成となっている。

【００５１】上記のような回路において、ＣＰＵ１４は
アップカウンタ２１からの割込信号が入ると、外部割込
を禁止するとともに、コンパレータ１３の比較結果が送
られている入力ポートのデータからラッチ回路１２にセ
ットするデータを決定する。その後、割込みが許可され
ると、上記決定したデータはラッチデータをダウンカウ
ンタ１１にロードするタイミングより前にラッチ回路１
２にセットされる。その際、アップカウンタ２１のクロ
ック（ＣＬＫ）はＣＰＵ１４から取っており、割込みが
入ったと同時にＣＰＵ１４はアップカウンタ２１へ供給
しているクロックを止めて、各処理が終了した後に再び
クロックを送り始める。

【００５２】図１２は図１１の回路の出力信号生成時の
データ処理の一例を示すタイミングチャートである。割
込信号作成のためのアップカウンタ２１のカウント時間
Ｔ３が経過し、アップカウンタ２１のタイマがストップ
すると割込信号が出力され、Ｔ４期間内にラッチデータ
の計算及び変更が行われる。そして、外部割込信号がＣ
ＰＵ１４に入力されると、上記ラッチデータがダウンカ
ウンタ１１にセットされ、カウント開始となる。その他
は図８の処理と同様である。

【００５３】なお、上記図６，図９及び図１１の実施例
ではダウンカウンタ１１を設けた例を示したが、アップ
カウント動作するアップカウンタを用いても同様の回路
を得ることができる。

【００５４】

【発明の効果】以上のように、本発明によれば、時分割
制御によってコンパレータなどを複数の制御系で共用す
るようにしたので、構成素子数が少なく、小形化が可能
となり、しかも適正な制御を行うことができるという効
果がある。

【００５５】また、カウンタからの出力を割込信号とし
てラッチ回路への設定情報を変更するようにしたので、
同様に構成素子数が少なく、出力パルスを細かく制御で
き、適正な制御を行うことができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の第１実施例を示す構成図

【図２】 図１の回路の動作タイミングを示すタイミン
グチャート

【図３】 本発明の第２実施例を示す構成図

【図４】 図３の回路の動作タイミングを示すタイミン
グチャート

【図５】 本発明の第３実施例を示す構成図

【図６】 本発明の第４実施例の構成を示すブロック図

【図７】 図６の回路の波形生成過程を示す説明図

【図８】 図６の回路の出力信号生成時のデータ処理の
一例を示すタイミングチャート

【図９】 本発明の第５実施例の構成を示すブロック図

【図１０】 図９の回路の出力信号生成時のデータ処理
の一例を示すタイミングチャート

【図１１】 本発明の第６実施例の構成を示すブロック
図

【図１２】 図１１の回路の出力信号生成時のデータ処
理の一例を示すタイミングチャート

【図１３】 従来例の構成を示すブロック図

【符号の説明】

１ マイクロコンピュータ ２ Ｄ／Ａコンバータ ３ アナログマルチプレクサ ４ コンパレータ ５ 電子スイッチ回路 ８ 三角波信号発生回路 ９ タイミング制御回路 １１ ダウンカウンタ １２ ラッチ回路 １３ コンパレータ １４ ＣＰＵ（処理制御部） １５ Ｄ／Ａコンバータ １７ デジタルコンパレータ Ｓｃ１〜Ｓｃ４ 電子スイッチ Ｑ１〜Ｑ４ コンパレータ Ｘ１〜Ｘ４ 積分回路（時定数回路）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力信号に基づいてパルス幅制御した制
   御信号を出力するシステム制御回路において、入力信号
   を所定のタイミングで時分割出力するマルチプレクサ
   と、このマルチプレクサの出力信号を所定の基準信号と
   比較するコンパレータと、このコンパレータからの信号
   により出力電位を切換えるスイッチ回路と、このスイッ
   チ回路の出力を前記マルチプレクサの時分割タイミング
   と同期して各々の時定数回路に入力する複数のスイッチ
   と、各時定数回路の出力と所定の三角波信号を比較して
   前記パルス幅制御したそれぞれの制御信号を発生する複
   数のコンパレータとを備えたことを特徴とするシステム
   制御回路。
2. 【請求項２】 前記スイッチ回路は、所定の基準電位と
   グランド電位とを切換えることを特徴とする請求項１記
   載のシステム制御回路。
3. 【請求項３】 前記時定数回路は、コンデンサの充放電
   を利用した積分回路であることを特徴とする請求項１ま
   たは２記載のシステム制御回路。
4. 【請求項４】 入力信号に基づいてパルス幅制御した制
   御信号を出力するシステム制御回路において、アップカ
   ウント動作あるいはダウンカウント動作をするカウンタ
   と、このカウンタに動作情報を入力するラッチ回路と、
   前記入力信号を所定の基準信号と比較するコンパレータ
   と、このコンパレータの出力信号を所定のタイミングで
   取込んで処理し、その処理情報を前記カウンタからの信
   号を割込信号としてラッチ回路へ設定する処理制御部と
   を備え、前記カウンタの出力に従って前記パルス幅制御
   した制御信号を出力することを特徴とするシステム制御
   回路。
5. 【請求項５】 前記カウンタの出力をコンパレータによ
   り所定の信号と比較してパルス幅制御した制御信号を生
   成することを特徴とする請求項４記載のシステム制御回
   路。
6. 【請求項６】 前記処理制御部は、コンパレータからの
   一定期間の信号を取込み中は外部割込を禁止し、取込終
   了後に外部割込を許可してラッチ回路の設定情報を変更
   することを特徴とする請求項４または５記載のシステム
   制御回路。