JPH05204597A - メモリ装置 - Google Patents

メモリ装置

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JPH05204597A
JPH05204597A JP3352324A JP35232491A JPH05204597A JP H05204597 A JPH05204597 A JP H05204597A JP 3352324 A JP3352324 A JP 3352324A JP 35232491 A JP35232491 A JP 35232491A JP H05204597 A JPH05204597 A JP H05204597A
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signal
memory
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JP3352324A
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Morris D Ward
ディー．ウォード モーリス
Jy-Der Tai
タイ ジェイダー
L Williams Kenneth
エル． ウイリアムズ ケネス
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Texas Instruments Inc
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Texas Instruments Inc
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory

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Abstract

(57)【要約】 【目的】 直列動作のメモリ装置でのランダムアクセス
動作に関し、FULL或いはEMPTY 等のメモリ状態を表わす
ステータスが書込みクロックにも読出しクロックにも同
期していない場合には、「１」「０」いずれにも属さな
い状態が確率的に発生して固定されてしまうことがあ
る。これを回避するのに、多段のラッチ回路の採用によ
る過度の動作遅延を被ることなしに、効率的な方策を採
る。 【構成】 直列動作のメモリ装置10中の同期書込み制御
回路26と同期読出し制御回路22が、それぞれ、書込みク
ロック信号WRTCLKに同期した入力レディ信号IRと読出し
クロック信号RDCLK に同期した出力レディ信号ORを生成
する。RAMRDY信号により、メモリ12中の或る領域の読出
しが次のクロック周期時点で要求されるかもしれないと
いうことが示唆されている場合に、読出しクロック信号
RDCLK に応答して、メモリ12と協働するセンス増幅器を
読み取るようなセンス増幅器読取信号RSAMが生成され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には電子回路に
関連し、より詳細には先入力先出力形（First-in First
-out、以下FIFOと略記する）のメモリ装置に関するもの
である。
【０００２】
【従来の技術】FIFO或いは後入力先出力形（Last-in Fi
rst-out ）のような直列動作のメモリ装置は、しばしば
回路間の緩衝回路として用いられる。これらのメモリ装
置は、データが入力された順番に対応して予め規定済み
の直列形態で出力されることから、直列動作のメモリ装
置であると考えられている。直列動作のメモリ装置によ
り、互にやりとりする入力／出力速度が異なっていて
も、回路動作の確保が可能となる。初期の直列動作のメ
モリ装置は、シフトレジスタで構成され、所望の速度で
入力されるデータ群を直列に格納し、異った速度で、そ
こに格納されたデータ群を読み出す。一般に、シフトレ
ジスタを用いて直列動作のメモリ装置を形成すると、格
納容量が制限されたものとなり、また許容限度以上の遅
延時間が発生し、それ故に種々の動作に不都合を伴う。
その後、ランダムアクセスメモリが開発されたが、この
メモリ装置では、FIFO、或いは後入力後出力形（Last-i
n Last-out）のような直列入出力動作を実行するのに、
ポインタが用いられている。
【０００３】
【発明が解決しようとする課題】直列動作のメモリ装置
において、ランダムアクセスを実行する際の問題点は、
メモリの状態（FULL（一杯）或いはEMPTY （空）という
ような状態）に関連したフラッグを立てるのに用いられ
るステータス発生器が、READ用のクロックにも、WRITE
用のクロックにも同期しておらず、従って、信号が、２
元値のいずれの状態をも採りうる状態に陥ることがあ
る。いずれの状態をも採りうるということは、クロック
動作のラッチ回路を備えた種々のデバイスにおいて、デ
ータ入力とクロックとが同期していない場合に、現われ
る１つの現象である。この現象では、通常、ラッチ回路
は、「ハイ」又は「ロウ」の状態を固定的に記憶してお
くものであるが、確率的に言うと、「ハイ」でもない
し、「ロウ」でもない状態を固定してしまうこともあり
うる。そして、このようないずれの状態をも採りうる状
態が相当期間に亘って継続することもあり、そのこと
は、望ましいことではない。
【０００４】このような不所望の状態の出現を減少させ
るための１つの方策は、クロックに同期した２段以上の
回路を経由させて、フラッグ状態を伝播させることであ
る。この方策では、第１段目の回路で、いずれの状態を
も採りうる状態が出現しても、第２段目の回路で、それ
を解消することが想定されている。２段構成の同期緩衝
回路により、フラッグが多段回路経由で到達先では遅延
しているということである。その結果、データアクセス
時間が大幅に増大する。そこで、データアクセス時間を
短縮し、しかもいずれの状態をも採りうる状態に対して
安定動作の確保できる直列動作のメモリ装置への要請が
高まっている。
【０００５】
【課題を解決するための手段】本発明によれば、従来技
術における直列動作のメモリ装置の不都合が概ね除去さ
れた直列動作のメモリ装置が提供される。本発明の直列
動作のメモリ装置には、データ群を格納するメモリが含
まれる。発明の回路では、読出し許容のデータがメモリ
内に存在することを示す制御信号に応答して、メモリに
対してサンプリングが施される。サンプリングされたデ
ータは、読出し要求信号に応答して出力される。
【０００６】本発明は、速度向上という技術的利点を提
供する。データが、読出し要求信号に先行してサンプリ
ングされるので、そのような要求信号が受け取られた直
後にデータの出力が可能である。従って、読出し要求信
号受領後のメモリ読出しにまつわる動作遅延が解消され
る。
【０００７】
【実施例】本発明の好適な実施例とそれの利点は、図１
から図４までを参考にして、最良に理解されよう。また
全図面に亘って類似又は対応の要素には、同一の符号が
付されている。
【０００８】図１は、直列動作のメモリ装置10の機能ブ
ロック図である。RAM メモリ12は、データ入力信号Ｄ0
〜Ｄn 、読出しポインタ回路14、書込みポインタ回路1
6、出力レジスタ18にそれぞれ結合されている。３状態
バッファ20が、レジスタ18の出力と出力イネーブル(OE)
信号に結合されている。同期読出し制御回路22は、読出
しポインタ回路14とステータスフラッグ論理回路24に結
合されている。同期書込み制御回路26は、書込みポイン
タ回路16とステータスフラッグ論理回路24に結合されて
いる。リセット論理回路28は、読出しポインタ回路14、
書込みポインタ回路16、ステータスフラッグ論理回路2
4、同期読出し制御回路22、同期書込み制御回路26に結
合されている。ステートタスラッグ論理回路24は、バッ
ファ30経由で出力レディ(OR)信号を出力するが、このバ
ッファ30は、OE信号により制御される。同期読出し制御
回路22は、読出しクロック（RDCLK ）、読出しイネーブ
ル１（RDEN 1）信号、読出しイネーブル２（RDEN 2）信
号を受領する。同期書込み制御回路26は、書込みクロッ
ク（WRTCLK）、書込みイネーブル１（WRTEN 1 ）信号、
書込みイネーブル２（WRTEN 2 ）信号を受領する。
【０００９】３状態バッファ20は、データ出力信号Ｑ0
〜Ｑn を出力する。ステータスフラッグ論理回路24は、
入力レディ(IR)信号を出力する。RESET （補相）信号
が、直列動作のメモリ装置10を初期状態にリセットす
る。２つの書込みイネーブル信号WRTEN 1 、WRTEN 2
は、ワードをメモリ12に書き込む際は、「ハイ」に設定
されていなければならない。同様に、２つの読出しイネ
ーブル信号RDEN 1、RDEN 2は、ワードをメモリから読み
出す際には、RDCLK の立上り前縁より以前に「ハイ」に
なっていなければならない。読出し乃至書込みイネーブ
ル信号は、直列動作のメモリ12に結合されるばかりでは
なく、多数のメモリ群にも接続されて、大規模な直列動
作のメモリ装置を形成することもしばしばである。WRTC
LKは、データ入力のRAM メモリ12への格納を開始させる
のに用いられる。IRステータスフラッグとWRTEN 制御信
号が共に「ハイ」である場合に、データが、メモリに書
き込まれるのは、WRTCLKの「ロウ」から「ハイ」への遷
移時点である。図２に関連させて、より詳細に記述され
るように、IRステータスフラッグは、WRTCLK信号に対し
て同期して遷移される。ORステータスフラッグ、OE信
号、RDEN制御信号が共に「ハイ」である場合に、データ
が、RDCLK 入力の「ロウ」から「ハイ」への遷移時点で
メモリ12から読み出される。図３に関連させて、より詳
細に記述されるように、ORステータスフラッグは、RDCL
K に対して同期して遷移させられる。OE信号が「ロウ」
の場合には、データ（Ｑ0 〜Ｑn ）とORステータスフラ
ッグを共に高インピーダンス状態に保つ。データ群をメ
モリ12から読み出すには、RDCLK の立ち上り前縁以前
に、OEが、「ハイ」になっていなくてはらない。
【００１０】IRステータスフラッグは、直列動作のメモ
リ装置10が、データで一杯になっていない場合には、
「ハイ」に、そして、それが一杯になっている場合に
は、「ロウ」になっている。メモリ装置10が一杯になっ
ていて、IRステータスフラッグが「ロウ」に倒された
後、IRステータスフラッグは、２番目のWRTCLKパルス時
点で「ハイ」に立てられるが、これは、最初の有効な読
み出し動作の後に行われることになる。ORステータスフ
ラッグは、FIFOのメモリ装置10が空でない場合には、
「ハイ」であり、空である場合には、「ロウ」である。
ORステータスフラッグは、３番目のRDCLK パルスの立ち
上り前縁時点で、「ハイ」に立てられるが、これは、最
初のワードがメモリ装置10に書き込まれた後に行われる
ことになる。ORステータスフラッグは、最後のワードが
読み出された後の最初のRDCLK パルスの立ち上り前縁時
点で「ロウ」に倒される。
【００１１】図示の実施例では、RAM メモリ12は、1024
×18のランダムアクセスメモリを構成する。しかしなが
ら、種々のメモリ容量のものや種々の構成のものでも、
本発明を変更することなく実施可能であろう。
【００１２】動作時には、同期書込み制御回路26が、IR
ステータスフラッグをWRCLK に対して同期させる。同様
に、同期読出し制御回路22が、ORステータスフラッグを
RDCLK に対して同期させる。同期読出し制御回路22と同
期書込み制御回路26は、読出し乃至書込みポインタ回路
14、16を制御して、メモリ12からデータを読み出し、又
は、メモリ12へデータを書き込む。ステータスフラッグ
論理回路24は、同期読出し制御回路22、同期書込み制御
回路26、リセット論理回路28からのデータに基づいて、
直列動作のメモリ装置10の動作状態に関するフラッグを
生成する。ステータスフラッグ論理回路28に関連する好
適な実施例が、1989年８月14日付でウイリアムズ（ Wil
liams ）他より出願された米国出願特許番号07/393、440
の「プログラム可能なステータスフラッグ生成器による
FIFO」（整理番号TI−14075 ）に記載されている。
【００１３】図２は、同期書込み制御回路26の回路図で
ある。同期書込み制御回路26は、ステータスフラッグ論
理回路24からFULL（補相）、FULL-1（補相）、FULL-2
（補相）信号を受領する。FULL（補相）信号は、メモリ
12が一杯になっていない場合には、「ハイ」である。FU
LL-1（補相）信号は、メモリ12に少なくとも２個の空所
（空アドレス）がある場合には、「ハイ」である。FULL
-2（補相）信号は、メモリ12に少なくとも３個の空所
（空アドレス）がある場合には、「ハイ」である。同期
書込み制御回路26は、さらにリセット論理回路28からRE
SET （補相）信号をも受領する。AOI 回路32では、FULL
（補相）信号が、第１の入力端子Ｉ1 に入力され、FULL
-1（補相）信号が、第２の入力端子Ｉ2 に入力されてい
る。AOI 回路34では、FULL-1（補相）信号が、第１の入
力端子Ｉ1 に入力され、FULL-2（補相）信号が、第２の
入力端子Ｉ2 に入力されている。AOI 回路32の出力は、
RESET 信号と共にNOR ゲート36に結合されている。NOR
ゲート36の出力は、ラッチ回路38に結合されており、こ
のラッチ回路38は、WRTCLK信号により刻時される。ラッ
チ回路38の出力は、AOI 回路40の第１の入力端子Ｉ1 に
入力されている。AOI 回路40の出力は、インバータ44経
由でラッチ回路42に結合されている。ラッチ回路42もWR
TCLK信号により刻時される。AOI 回路34の出力は、RESE
T 信号と共にNOR ゲート46の入力に結合されている。NO
R ゲート46の出力は、WRTCLK信号により刻時されるラッ
チ回路48に入力されている。ラッチ回路48の出力は、AO
I 回路40の第２の入力端子Ｉ2 に入力されている。ラッ
チ回路42の出力は、WRTEN 1 信号、WRTEN 2 信号と共に
NANDゲート50に結合されている。NANDゲート50の出力
は、インバータ52に結合されている。インバータ52の出
力は、XFER信号を構成する。XFER信号は、XFER（補相）
信号を出力するインバータ53に結合されている。XFER
（補相）は、各AOI 回路32、34、40の第１の選択入力Ｓ
1 に結合されている。XFER信号は、各AOI 回路32、34、
40の第２の選択入力Ｓ2 に結合されている。インバータ
54は、XFER信号を受領し、書込みイネーブル（WEN ）信
号を出力する。ラッチ回路42の出力は、インバータ56に
も結合されている。インバータ56の出力は同期化IR（補
相）信号である。
【００１４】動作時には、同期書込み制御回路26が、WR
TCLK信号に対して同期する入力レディ（IR）信号を生成
する。同期書込み制御回路26には、２段構成のラッチ回
路、即ち第１段がラッチ回路38、48で、第２段がラッチ
回路42から成るものが採用されており、これによりいず
れの状態をも採りうる状態の出現が最小限に留められ
る。FULL（補相）信号が各段のラッチ回路まで完全に伝
播しなくてはならないことから、３つのAOI 回路32、3
4、40が、IR信号が誤りのないものであることを確かめ
るのに使用される。このようにして、ステータスフラッ
グ論理回路24によるFULL（補相）信号の発生からの遅延
とラッチ回路42によるWRITE-STATUSの出力とが作り出さ
れる。
【００１５】AOI 回路の動作は以下のとおりである。２
つの入力Ｉ1 、Ｓ1 についてAND がとられ、さらに２つ
の入力Ｉ2 、Ｓ2 についてAND がとられる。このAND 演
算の２つの結果についてORがとられ、さらにそのOR出力
が反転される。すべてのAOI回路について、Ｓ1 がＳ2
の補相である筈であるから、各AOI 回路の出力に関して
は、Ｓ1 がハイであるならば、Ｉ1 の反転信号となり、
Ｓ2 がハイであるならば、Ｉ2 の反転信号となる。動作
時に、同期書込み制御回路26は、FULL（補相）、FULL-1
（補相）、FULL-2（補相）信号に基づいてIRステータス
フラッグとしての適正値を予告的に確定する。ラッチ回
路38、48、42が当初「ロウ」の値を保持しているものと
仮定すると、「ハイ」レベルのFULL（補相）信号がラッ
チ42に伝播するたびにXFERの値は交番し、これにより、
次のクロック周期時点でFULL-1（補相）フラッグがラッ
チ回路42に格納されることになる。かくて、FULL-1（補
相）が「ロウ」であることは、唯１個の記憶領域しか入
力に対して利用可能でないことを表わしており、IRステ
ータスフラッグは１クロック周期の間だけ「ハイ」にな
っている。同様に、FULL-1（補相）フラッグが「ハイ」
で、FULL-2（補相）フラッグが「ロウ」であることは、
２個の記憶領域が入力に対して使用可能であることを表
わしており、FULL-2（補相）フラッグは後続のWRTCLK周
期時点でラッチ回路42に格納される。これにより２個の
クロック周期の間に亘って、「ハイ」のIRステータスフ
ラッグが継続的に生成される。WEN 信号に関しては、直
列動作のメモリ装置10用に内部的に利用されて、書込み
ポインタ回路16により、指定されたメモリ領域への書き
込み動作を可能にする。
【００１６】図３は、同期読出し制御回路22の回路図で
ある。同期読出し制御回路22は、ステータスフラッグ論
理回路24から３種類のEMPTY （補相）、EMPTY+1 （補
相）、EMPTY+2 （補相）フラッグを受領する。EMPTY
（補相）フラッグは、AOI 58の第１の入力端子Ｉ1 に印
加される。EMPTY+1 （補相）フラッグは、AOI 58の第２
の入力端子Ｉ2 とAOI 60の第１の入力端子Ｉ1 に印加さ
れる。EMPTY+2 （補相）フラッグは、AOI 60の第２の入
力端子Ｉ2 に印加される。NOR ゲート62は、AOI 58の出
力とRESET 信号を受領する。NOR ゲート62の出力は、RD
CLK 信号で刻時されるラッチ回路66に対して入力され
る。ラッチ回路66の出力は、AOI 68の第１の入力端子Ｉ
1 に結合されている。AOI 68の出力は、インバータ72経
由でラッチ回路70に結合されている。ラッチ回路70は、
RDCLK 信号によって刻時される。一方、AOI 60の出力
は、RESET 信号と共にNOR ゲート74に印加されている。
NOR ゲート74の出力は、RDCLK 信号によって刻時される
ラッチ回路76に入力されている。ラッチ回路76の出力
は、AOI 68の第２の入力端子Ｉ2 に結合されている。
【００１７】ラッチ回路70の出力は、RAMRDY（RAM レデ
ィ）信号を構成する。RAMRDY信号は、インバータ78に入
力される。インバータ78の出力は、インバータ80に結合
されている。インバータ80の出力は、NANDゲート82の１
方の入力端子に結合されている。NANDゲート82は、XFER
2PAD（補相）信号を構成する。NANDゲート82の出力は、
XFE2PAD 信号を出力するインバータ84の入力端子に結合
されている。XFER2PAD（補相）信号は、各AOI 回路58、
60、68の第１の選択入力端子Ｓ1 に結合されている。イ
ンバータ86は、XFER2PAD（補相）信号に結合されてい
る。インバータ86の出力は、各AOI 回路58、60、68の第
２の選択入力端子Ｓ2 に結合されている。さらに、XFER
2PAD（補相）信号が、NANDゲート88の一方の入力端子に
結合されている。NANDゲート88の出力は、RDCLK 信号で
刻時されるラッチ90に接続されている。ラッチ回路90の
出力は、インバータ91に結合し、さらに分岐して、イン
バータ94、96経由でNANDゲート92に結合している。イン
バータ91の出力は、ORステータスフラッグを生成すべ
く、ステータスフラッグ論理回路24で使用されるCURREN
T-OR（補相）フラッグである。インバータ96の出力は、
NANDゲート98、100 の各入力端子にも結合されている。
NANDゲート92出力（UNLOAD（補相）信号）は、各NANDゲ
ート98、100 の各入力端子に結合されている。さらに、
RESET （補相）信号（リセット論理28からの信号）が、
ラッチ回路101 経由でNANDゲート100 に結合されてい
る。NANDゲート98の出力は、NANDゲート82の他方の入力
端子に結合している。NANDゲート82の出力とNANDゲート
100 の出力は、NANDゲート88の入力端子に結合してい
る。NANDゲート92は、直列動作のメモリ装置10へ入力さ
れるRDEN 1、RDEN 2、OEの各信号をも受領する。
【００１８】一方、RAMRDY（補相）信号は、インバータ
102 に入力される。インバータ102の出力は、NANDゲー
ト104 に結合されている。RDCLK が、遅延回路106 （直
列接続の複数段のインバータで構成可能である）に結合
されている。遅延回路106 の出力は、NANDゲート104 の
他方の入力端子と、遅延回路108 に結合されている。遅
延回路108 の出力は、インバータ110 経由でNANDゲート
104 １つの入力端子に結合されている。NANDゲート104
の出力は、直列に接続された複数段のインバータ106 、
108 、110 に結合されている。インバータ110 の出力
は、RSAM（センスアンプ読取り）信号を構成する。動作
時には、CURRENT-OR信号は、メモリ領域が読出し可能で
あるか否かを表示するのに使用される。CURRENT-OR信号
は、RDCLK 信号に同期している。UNLOAD（補相）信号が
「ハイ」で、CURRENT-OR（補相）が「ハイ」である限り
は、CURRENT-OR信号が、電流通過状態に留まる。という
のは、NANDゲート92に対する入力のいずれかが「ロウ」
である場合には、読出し動作が行われないからである。
しかしながら、UNLOAD（補相）信号かCURRENT-OR信号の
いずれか一方が「ロウ」である場合には、CURRENT-OR信
号がRAMRDY信号の値に応じて変化するであろう。この場
合のRAMRDY信号に関しては、CURRENT-ORが次のクロック
周期時点で「ハイ」か「ロウ」のいずれであるかを表わ
すことになる。
【００１９】図３、図４を参考にすれば、明らかなよう
に、RAMRDY信号は、NANDゲート104と遅延回路106 、108
で実行されるルックアヘッド読出し機能を確保するの
に用いられる。RSAM信号は、読出しポインタ回路16に導
かれ、協動するセンス増幅器を作動させることで、メモ
リ12内の、次に読み出されるべきメモリ領域の読出しを
開始するように作動する。RAMRDYフラッグが「ハイ」で
ある場合には、RSAM信号は、「ハイ」レベルのパルスに
なる。そこで、第１の期間だけ遅延したRDCLK信号が
「ハイ」に、第２の期間だけ遅延したRDCLK 信号も「ハ
イ」になっている。たとえUNLOAD（補相）信号が、メモ
リからの出力読出しの用意が目下整っていないことを表
わしていても、メモリ内にデータが存在しているときは
いつでも、センス増幅器がRAM 信号により読出し状態と
なる。センス増幅器内の出力が、「ハイ」状態に遷移す
るまでは、XFER2PAD信号が出力レジスタ18に送出されな
い。
【００２０】従って、RSAM信号は、RDCLK 周期時点ごと
に、次に読み出されるべきメモリ領域をサンプリングす
る。次のRDCLK 周期時点で結果的にメモリからの読出し
があるかもしれないということを示す「ハイ」状態のRA
MRDY信号が存在する場合に限り、メモリ領域が読み出さ
れる。結果的には、実際に次の読出し周期時点でメモリ
からの読出しが行われた場合には（即ち、次のRDCLK 周
期時点での有効前縁より以前にUNLOADが「ロウ」に遷移
してしまっている場合には）、メモリ12は、読出し動作
を完了してしまっていて、そこに格納されていたデータ
群は、出力バッファへの即座の移送に供されよう。セン
ス増幅器が、UNLOAD（補相）信号の「ロウ」への遷移以
前に読み出されない場合には、メモリの読出し動作関連
に遅延を伴い、遅延された後にデータが出力レジスタ18
に転送される。遅延回路106 、108 により、RSAMが「ハ
イ」に転ずる場合に、センス増幅器の次の読出し動作に
先立って読出しポインタ回路14のポインタを歩進させる
ための動作期間が作り出される。
【００２１】既述のルックアヘッド読出しは、回路動作
速度を大幅に向上させる。というのは、RAMRDY信号が、
次のクロック周期時点でメモリ領域に関し、読出しの潜
在的可能性を示唆している場合には、次に利用可能な領
域が、RDCLK 周期時点ごとに応じて読み出されるからで
ある。本発明は、FIFOに関連して記述されたが、LIFOの
ような他の種類の直列動作形メモリ装置に関しても、特
許請求の範囲に記載された本発明により同様に実施可能
である。
【００２２】本発明とその利点は、以上に詳細に記述さ
れたが、種々の変更・置換・変形は特許請求の範囲の記
載で定義された発明の精神と構想から逸脱することなく
達成可能である。本発明の要旨によれば、直列動作のメ
モリ10には、同期書込み制御回路26と同期読出し制御回
路22が含まれている。同期書込み制御回路26は、WRTCLK
信号に同期した入力レディ（IR）信号を生成する。同期
読出し制御回路22は、RDCLK 信号に同期した出力レディ
（OR）信号を生成する。RAMRDY信号により、メモリ12の
或る領域の読出しが次のクロック周期時点で要求される
かもしれないということが示唆されている場合に、RDCL
K に応答して、メモリ12と協動するセンス増幅器を読み
取るようなRSAM（センス増幅器読取）信号が生成され
る。
【００２３】なお、次の各項を開示する。 その他の開示事項 １．データ群を格納するメモリと、該メモリ中に、１つ
以上の読み出されるべきデータ群が存在していることを
示す制御信号に応答して、該メモリをサンプリングする
回路と、データの読出し要求を受領する回路と、該読出
し要求に応答して、サンプリングされたデータ群を出力
する回路とを含んで成る直列動作のメモリ装置。 ２．１項の連続動作メモリにおいて、該メモリはランダ
ムアクセスメモリである。 ３．２項の連続動作メモリにおいて、該読出回路は、該
メモリへのセンス信号を発生させる回路を含む。 ４．３項の連続動作メモリにおいて、該取出回路は、読
取クロックに応じて該メモリを取り出す回路を含む。 ５．４項の連続動作メモリにおいて、該取出回路は予め
設定された遅延の後に該センス信号を発生するべく動作
する。 ６．１項の連続動作メモリにおいて、要求を受信する該
回路には、連続動作メモリの出力がイネーブルされてい
るかどうかを標示する制御信号を受信する回路が含まれ
る。 ７．６項の連続動作メモリにおいて、要求を受信する該
回路には、連続動作メモリからの読取りを不能にする制
御信号を受信する回路が含まれる。 ８．１項の連続動作メモリにおいて、読取りが要求され
ているか否かに応じてメモリの出力を選択的に格納する
出力バッファを含む。 ９．データ単位を格納するメモリ、制御信号を発生する
フラッグ発生回路、少くとも２個の同期段階を構成する
クロック信号に同期した該制御信号から出力レディ信号
を発生する回路、該メモリには、読み取るべき１個以上
のデータ単位が存在することを標示する該発生回路の該
複数段階の１つからの制御信号に応じて、該メモリを取
り立てる回路、データを読み取るべき要求を受信する回
路、読取要求に応じて取り出されたデータ単位を出力す
る回路、から構成される連続動作メモリ。 10．９項の連続動作メモリにおいて、該メモリはランダ
ムアクセスメモリから構成される。 11．９項の連続動作メモリにおいて、該フラッグ発生回
路が、読取りに利用できる少なくとも１個のデータ単位
が連続動作メモリに存在しているか否かを標示するフラ
ッグを発生する回路を含む。 12．11項の連続動作メモリにおいて、該フラッグ発生回
路には、連続動作メモリに少なくとも２個の読取りに利
用できるデータ単位が存在するか否かを標示するフラッ
グを発生する回路が含まれる。 13．12項の連続動作メモリにおいて、該フラッグ発生回
路には、連続動作メモリに読取りに利用しうる少なくと
も３個のデータ単位が存在するか否かを標示するフラッ
グを発生する回路が含まれる。 14．13項の連続動作メモリにおいて、出力レディ信号を
発生する該回路には、該段階を通して選択的に該フラッ
グを伝播させる回路が含まれる。 15．14項の連続動作メモリにおいて、該取出回路が該複
数段階の中の１つの出力に応じて読取制御信号を発生す
る回路を含み、該読取制御信号は該メモリの読取りを支
配するのに動作する。 16．９項の連続動作メモリにおいて、該取出回路は該ク
ロック信号に応じる。 17．16項の連続動作メモリにおいて、該取出回路は、該
クロック信号の動作縁辺の後から予め設定した時間だけ
の遅延の後に該メモリを取り出す遅延回路を含む。 18．連続動作メモリから情報を検索する方法に含まれる
段階には、メモリにデータ単位を格納し、メモリに読み
取るべき１個以上のデータ単位が存在することを標示す
る制御信号に応じて、予め設定した位置にメモリを取り
出し、データを読み取るべき要求を受信し、読取要求に
応じて取り出したデータ単位を出力する、ことから構成
される。 19．18項の方法において、メモリ内のデータ単位を格納
する該段階は、ランダムアクセスメモリ内のデータ単位
を格納する段階を含む。 20．18項の方法において、該取出段階には該メモリへの
センス信号を発生する段階が含まれる。 21．18項の方法において、該取出段階には、読取クロッ
ク信号に同期したメモリ取出段階が含まれる。 22．18項の方法には、さらに読取クロックに同期した出
力レディ信号の発生段階が含まれる。 23．22項の方法において、出力レディ信号を発生する該
段階には、少なくとも２段階を通して読取り動作するデ
ータ単位数を標示する制御信号を伝播する段階が含まれ
る。 24．23項の方法において、該取出段階には、段階の１つ
の出力に応じて該データを取り出す段階が含まれる。
【図面の簡単な説明】
【図１】本発明の１実施例である直列動作形メモリ装置
の構成を示すブロックダイヤグラムである。
【図２】同期書込み制御回路の回路図である。
【図３】同期読出し制御回路の回路図である。
【図４】同期読出し制御回路の読出し先行部分を図示す
るタイムチャートである。
【符号の説明】
10 直列動作のメモリ装置 12 RAM 14 読出しポインタ回路 16 書込みポインタ回路 18 （出力）レジスタ 20 ３状態バッファ 22 同期読出し制御回路 24 ステータスフラッグ論理回路 26 同期書込み制御回路 28 リセット論理回路 32、34、40、58、60、68、 ADI 回路 38、42、48、66、70、76、90 ラッチ回路 106 、108 遅延回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項 1】 データ群を格納するメモリと、 該メモリ中に、１つ以上の読み出されるべきデータ群が
    存在していることを示す制御信号に応答して、該メモリ
    をサンプリングする回路と、 データの読出し要求を受領する回路と、 該読出し要求に応答して、サンプリングされたデータ群
    を出力する回路とを含んで成る直列動作のメモリ装置。
JP3352324A 1990-12-13 1991-12-13 メモリ装置 Pending JPH05204597A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US626,918 1990-12-13
US07/626,918 US5274600A (en) 1990-12-13 1990-12-13 First-in first-out memory

Publications (1)

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JPH05204597A true JPH05204597A (ja) 1993-08-13

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ID=24512412

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5388074A (en) * 1992-12-17 1995-02-07 Vlsi Technology, Inc. FIFO memory using single output register
US5473756A (en) * 1992-12-30 1995-12-05 Intel Corporation FIFO buffer with full/empty detection by comparing respective registers in read and write circular shift registers
US5365485A (en) * 1993-11-22 1994-11-15 Texas Instruments Incorporated Fifo with fast retransmit mode
FR2725825B1 (fr) * 1994-10-12 1997-01-10 Majos Jacques Dispositif de memoire asynchrone a acces sequentiel et procede de stockage et de lecture correspondant
US5487049A (en) * 1994-11-23 1996-01-23 Samsung Semiconductor, Inc. Page-in, burst-out FIFO
US5570040A (en) * 1995-03-22 1996-10-29 Altera Corporation Programmable logic array integrated circuit incorporating a first-in first-out memory
US5757207A (en) * 1995-03-22 1998-05-26 Altera Corporation Programmable logic array integrated circuit incorporating a first-in first-out memory
US6049223A (en) * 1995-03-22 2000-04-11 Altera Corporation Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory
US5712992A (en) * 1995-12-06 1998-01-27 Cypress Semiconductor Corporation State machine design for generating empty and full flags in an asynchronous FIFO
US5963056A (en) * 1995-12-14 1999-10-05 Cypress Semiconductor Corp. Full and empty flag generator for synchronous FIFOs
US5844423A (en) * 1995-12-14 1998-12-01 Cypress Semiconductor Corporation Half-full flag generator for synchronous FIFOs
US5850568A (en) * 1995-12-22 1998-12-15 Cypress Semiconductor Corporation Circuit having plurality of carry/sum adders having read count, write count, and offset inputs to generate an output flag in response to FIFO fullness
US5661418A (en) * 1996-03-13 1997-08-26 Cypress Semiconductor Corp. Signal generation decoder circuit and method
US5977791A (en) * 1996-04-15 1999-11-02 Altera Corporation Embedded memory block with FIFO mode for programmable logic device
US6044030A (en) * 1998-12-21 2000-03-28 Philips Electronics North America Corporation FIFO unit with single pointer
US6581165B1 (en) 2000-01-14 2003-06-17 Applied Micro Circuits Corporation System for asynchronously transferring timed data using first and second clock signals for reading and writing respectively when both clock signals maintaining predetermined phase offset
US6556495B2 (en) * 2001-07-09 2003-04-29 International Business Machines Corporation 2-D FIFO memory having full-width read/write capability
JP4139719B2 (ja) * 2003-03-31 2008-08-27 シャープ株式会社 液晶表示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2854305B2 (ja) * 1988-10-07 1999-02-03 株式会社日立製作所 半導体記憶装置と半導体記憶装置の動作方法
JPH0713880B2 (ja) * 1988-11-21 1995-02-15 株式会社東芝 不揮発性半導体メモリ

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Publication number Publication date
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