JPH0744448A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】 【目的】 １命令実行サイクルを２つのステージに分け
てリードとライトを交互に行い、同時リード、ライトを
回避して安定な高速化を図る。 【構成】 １／２命令実行サイクルのクロックを基に遅
延回路７、８でフェッチステージ信号と実行ステージ信
号を生成し、実行命令サイクルをフェッチステージと実
行ステージの２つに分け、フェッチステージでリード、
続く実行ステージで命令の実行とライトデータアドレス
生成、次の実行ステージでライトをするようフェッチレ
ジスタ１１、マイクロ命令レジスタ１２、ライトアドレ
スレジスタ１３、リードデータバッファ１６、ライトデ
ータバッファ１７を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置のメモリ
アクセスの高速化に関する。近年、情報処理装置が高速
化されてくるにつれてメモリアクセスの高速化が要求さ
れているが、ダウンサイジングに伴い、高価な高速記憶
素子を使用しないでメモリアクセスの高速化をはかるこ
とが特に要求されている。

【０００２】

【従来の技術】図１６は従来例の原理ブロック図で、情
報処理装置において一般に用いられているメモリアクセ
ス部分の図である。図１７は該メモリアクセス部分の動
作タイムチャートである。コントロールストレージ９に
は情報処理装置で実行される命令が格納されている。

【０００３】フェッチレジスタ３１にはフェッチクロッ
クのタイミングで該コントロールストレージ９からの命
令がセットされる。マイクロ命令レジスタ３２には実行
クロックのタイミングで該フェッチレジスタ３１の内容
がセットされる。フェッチクロックと実行クロックは交
互に出ており、実行クロックと次の実行クロックの間を
１命令実行サイクルといい、通常の命令においては１命
令実行サイクルの間にメモリのリード、ライトが行われ
る。

【０００４】

【発明が解決しようとする課題】このようなメモリアク
セスを高速化しようとすると以下の問題点が発生する。
リードアクセスタイム、ライトデータセットアップの大
きい記憶素子を使用すると遅延が大きいために高速化に
限界がある。この解決のために高速な記憶素子を使うと
コストアップになる。

【０００５】メモリ内のデータ転送においては１命令実
行サイクル内にリード、ライトを同時に行う必要があ
り、この要求を満たす限定されたタイプのメモリしか使
用できない。部分ライトを実現しようとする場合、部分
毎にライトイネーブルがある記憶素子を使用するかメモ
リを部分ライトのデータ幅で分けるかの対策が必要でコ
ストアップとなる。

【０００６】２つのクロックを使用しているために、高
速動作時にクロック間のスキューが無視できなくなり、
高速化が困難である。本発明の目的は、上記のような問
題点に対処して、比較的アクセスタイムの遅い安価な記
憶素子を使用しても高速にメモリアクセスができるメモ
リを実現し、提供することである。

【０００７】

【課題を解決するための手段】

〔第１ー第３発明〕図１は本発明の原理ブロック図であ
る。図５は本発明の１命令実行時の動作タイムチャート
である。図６は本発明の命令連続実行時の動作タイムチ
ャートである。

【０００８】図７はリード動作時のタイムチャートであ
る。図８はライト動作時のタイムチャートである。高速
化の阻害要因となっている１命令実行サイクル内の同時
リード、ライトを回避するため、クロックを基にしてフ
ェッチクロックに同期したフェッチステージ信号と該フ
ェッチステージ信号に１／２命令実行サイクル遅れた実
行ステージ信号を作るクロックステージ部１０を設け、
情報処理装置において実行される命令が格納されている
コントロールストレージ９からフェッチしてきた命令
を、フェッチステージにおいてセットして格納するフェ
ッチレジスタ１１を設け、該フェッチレジスタ１１の内
容を、実行ステージにおいてセットして格納するマイク
ロ命令レジスタ１２を設け、該マイクロ命令レジスタ１
２の内容のライトデータアドレスを、実行ステージにお
いてセットし、１命令実行サイクル格納しておくライト
アドレスレジスタ１３を設け、前記フェッチレジスタ１
１に格納してあるリードアドレスと前記ライトアドレス
レジスタ１２に格納してあるライトアドレスを、フェッ
チステージと実行ステージとで１／２命令実行サイクル
ごとに交互に切り換えてメモリに出力するアドレスマル
チプレクサ１４を設け、リードデータを、実行ステージ
においてセットして、１命令実行サイクル蓄えるリード
データバッファ１６を設け、ライトデータを、実行ステ
ージにおいてセットして、１命令実行サイクル蓄えるラ
イトデータバッファ１７を設け、命令実行サイクルを後
半のリードサイクルと前半のライトサイクルに分けて、
後半のリードサイクルでメモリ１５からデータをリード
し、次の命令実行サイクルの前半のライトサイクルでメ
モリ１５にデータをライトするように構成する。

【０００９】また、命令を実行する命令実行サイクルの
直前に命令実行用のリードデータをフェッチするよう
に、フェッチステージでフェッチレジスタ１１にリード
データアドレスをセットし、アドレスマルチプレクサ１
４を通じてデータにアクセスしてリードし、続く実行ス
テージでマイクロ命令レジスタ１２に命令をセットして
実行するよう各々のレジスタを構成する。

【００１０】また、命令を実行する命令実行サイクルの
直後に命令により実行されたライトデータをライトする
ように、実行ステージでマイクロ命令レジツタ１２に命
令をセットして実行し、続くクロックでライトアドレス
レジスタ１３にライトデータアドレスをセットし、アド
レスマルチプレクサ１４を通じてデータにアクセスして
ライトするよう各々のレジスタを構成する。

【００１１】〔請求項４〕図２は請求項４の原理ブロッ
ク図である。図６はバイパス動作時のタイムチャートで
ある。請求項１乃至請求項３の構成において、リードア
ドレスとライトアドレスが一致したとき旧いデータをリ
ードするというデータ矛盾を回避するため、リードデー
タアドレスとライトデータアドレスが一致したときに一
致信号を出力する一致判定部１８を設け、該一致判定部
１８からの一致信号を制御信号とし、ライトデータとメ
モリからのリードデータとのどちらかを選択してリード
データバッファ１６に出力するリードデータマルチプレ
クサ１９を設け、リードデータアドレスとライトデータ
アドレスが一致したとき、直前のライトデータをリード
データとするように、前記リードデータマルチプレクサ
１９がライトデータをリードデータバッファ１６にバイ
パスして接続するように構成する。

【００１２】〔請求項５〕図３は請求項５の原理ブロッ
ク図である。図１０は部分ライト動作時のフローチャー
トである。請求項１乃至請求項４の記載において、デー
タの部分書き込みを可能とするため、扱うデータを、上
位データと下位データとの２つに分け、ライトデータバ
ッファ１７へのライトデータの上位データとリードデー
タバッファ１６からのリードデータの上位データとの２
つを入力とし、上位ライトデータセット信号がオンのと
きのみ該ライトデータの上位データをライトデータバッ
ファ１７に出力する上位ライトデータマルチプレクサ
と、ライトデータバッファ１７へのライトデータの下位
データとリードデータバッファ１６からのリードデータ
の下位データとの２つを入力とし、下位ライトデータセ
ット信号がオンのときのみ該該ライトデータの下位デー
タをライトデータバッファ１７に出力する下位ライトデ
ータマルチプレクサとを設け、上位ライトデータセット
信号および下位ライトデータセット信号の制御によって
上位データまたは下位データを書き込むように構成す
る。

【００１３】〔請求項６〕図４は請求項６の原理ブロッ
ク図である。請求項１乃至請求項５の構成においてクロ
ックスキューを回避するため、１クロックの遅延回路７
を基本クロックで制御して、周期が１命令実行サイクル
で１／２命令実行サイクル持続するフェッチステージ信
号を生成する手段を設け、該フェッチステージ信号を入
力とする１クロックの遅延回路８を基本クロックで制御
して、該フェッチステージ信号に命令実行サイクルの１
／２遅れる実行ステージ信号を生成する手段を設け、１
命令実行サイクルを命令実行サイクルの１／２ずつのフ
ェッチステージと実行ステージの２つに分け、各々のス
テージにおいて１つのクロックで各部を制御するように
構成する。

【００１４】

【作用】このような構成を備えた本発明のメモリアクセ
ス装置によって以下の作用が得られる。 〔請求項１〕図１は本発明の原理ブロック図である。

【００１５】図５は本発明の１命令実行時のタイムチャ
ートである。図６は本発明の命令連続実行時の動作タイ
ムチャートである。リードデータに関しては、フェッチ
レジスタ１１に命令がセットされると同時にフェッチレ
ジスタ１１のメモリリードアドレスがアドレスマルチプ
レクサ１４を通じてメモリアドレスとなり、メモリリー
ドが行われ、続く実行ステージで、リードデータバッフ
ァ１６にリードデータがセットされる。

【００１６】ライトデータに関しては、命令実行サイク
ルで生成されたライトデータは続く実行ステージでライ
トデータバッファ１７にセットされ、同時にマイクロ命
令レジスタ１２のライトデータアドレスがライトアドレ
スレジスタ１３にセットされる。次の命令実行サイクル
のクロックで、ライトアドレスレジスタ１３の内容がア
ドレスマルチプレクサ１４を通じてメモリライトアドレ
スとなり、ライトデータバッファ１７のライトデータを
メモリ１５にライトする。

【００１７】図６のように、命令実行サイクルの前半は
ライト動作、後半はリード動作と分かれており、同時に
リード動作とライト動作が行われることはない。 〔請求項２〕図７はリード動作時のタイムチャートであ
る。フェッチされた命令がフェッチステージでフェッチ
レジスタ１１にセットされ、セットされた命令のリード
メモリアドレスが、命令実行サイクル直前の同期信号が
オフになる時点でメモリアドレスとなり、メモリリード
を行う。リードされたデータはリードデータバッファ１
６にセットされる。

【００１８】このようにして、命令が実行される直前に
リード動作が行われる。 〔請求項３〕図８はライト動作のタイムチャートであ
る。フェッチされた命令がフェッチステージでフェッチ
レジスタ１１にセットされ、続く実行ステージでマイク
ロ命令レジスタ１２にセットされる。

【００１９】マイクロ命令レジスタ１２に格納されてい
る命令のレジスタライトアドレスが次のフェッチステー
ジでライトアドレスレジスタ１３にセットされ、次の命
令実行サイクルの始めの同期信号がオンになる時点でラ
イトメモリアドレスとなり、このアドレスにライトデー
タバッファ１７のライトデータが書き込まれる。このよ
うにして、命令が実行された直後の次の命令実行サイク
ルの始めにライト動作が行われる。

【００２０】〔請求項４〕図２は請求項４の原理ブロッ
ク図である。図８はバイパス動作時のタイムチャートで
ある。ライトレジスタアドレスとリードレジスタアドレ
スの一致を検出するために設けた一致判定部１８から一
致信号が出力されると、リードデータマルチプレクサは
リードデータバッファ１６へライトデータ出力を接続す
る。

【００２１】このバイパス動作により、ライトレジスタ
アドレスと同じリードレジスタアドレスのデータをリー
ドする命令時に旧いデータをリードしてしまうという矛
盾が回避でき、目的とする正しいデータをリードするこ
とができる。 〔請求項５〕図３は請求項５の原理ブロック図である。

【００２２】図１０は部分ライト動作時のタイムチャー
トである。ライトデータマルチプレクサは上位データラ
イトデータマルチプレクサ２０と下位ライトデータマル
チプレクサ２１に別れている。上位ライトデータマルチ
プレクサ２０がライトデータを選択して出力し、下位ラ
イトデータマルチプレクサ２１がリードデータバッファ
１６のデータを選択して出力するように上位ライトデー
タマルチプレクサ２０と下位ライトデータマルチプレク
サ２１を制御すれば、上位データにはライトデータが書
き込まれるが下位データにはリードデータが書き込まれ
るため実行前と変わらない。

【００２３】下位ライトデータマルチプレクサ２１がラ
イトデータを選択して出力し、上位ライトデータマルチ
プレクサ２０がリードデータバッファ１６のデータを選
択して出力するように上位ライトデータマルチプレクサ
２０と下位ライトデータマルチプレクサ２１を制御すれ
ば、下位データにはライトデータが書き込まれるが上位
データにはリードデータが書き込まれるため実行前と変
わらない。

【００２４】このように、ライトデータマルチプレクサ
を制御することにより上位データまたは下位データの部
分書き込みを行うことができる。 〔請求項６〕図４は請求項６の原理ブロック図である。
図１５はステージ信号の動作タイムチャートである。

【００２５】図１５の動作タイムチャートのように、命
令実行サイクルの１／２の周期のクロックを基にして作
られたフェッチステージ信号と実行ステージ信号によっ
て１命令実行サイクルを２つのステージに分ける。各部
の制御はフェッチステージまたは実行ステージにおいて
一つのクロックで制御を行う。

【００２６】このことによって、クロックを速くしても
クロックスキューを回避することができ、装置の高速化
を計ることができる。

【００２７】

【実施例】

〔請求項１ー３〕図１１は本発明の実施例構成図であ
る。ステージ信号の生成は下記のように行われる。図１
５はステージ信号の動作タイムチャートである。

【００２８】クロックステージ部においては、命令実行
サイクルの１／２周期のクロックと同期信号を基にして
フェッチステージ信号と実行ステージ信号を作る。同期
信号をＤ─フリップフロップ１０７で受け、その出力が
オフでフェッチ抑止信号がオフのとき次に接続されたＤ
─フリップフロップ１０８がクロックでトリガーされて
フェッチステージ信号がオンとなる。

【００２９】フェッチ抑止信号は命令実行サイクルを延
ばす必要のあるときオンになる外部からの信号である。
フェッチステージ信号をクロックでトリガーされるＤ─
フリップフロップ１０８で受けて実行ステージ信号を作
る。従って実行ステージ信号は１クロック即ち１／２命
令サイクルフェッチステージ信号に対して遅れた信号と
なる。

【００３０】アドレスの生成とリード、ライト動作は次
のように行われる。フェッチステージ信号がオンでフェ
ッチステージ信号セット信号がオンのときコントロール
ストレージ１０９に格納されている命令がフェッチレジ
スタ１１１にセットされる。フェッチレジスタに命令を
セットする方法には、他にも図１４のようにフェッチレ
ジスタ１１１の制御はクロックのみとし、入力をマルチ
プレクサ１４１で切り換える方法もあり、方法を限定す
るものではない。

【００３１】セットされた命令のアドレス部分はリード
データアドレスとしてアドレスマルチプレクサ１１４に
送られる。マイクロ命令レジスタ１１２には実行ステー
ジ信号がオンでマイクロ命令レジスタセット信号がオン
のときフェッチレジスタ１１１の内容がセットされる。
同時に命令の実行が開始される。

【００３２】ライトアドレスレジスタ１１３はマイクロ
命令レジスタ１１２のアドレス部分を保持するレジスタ
で各クロックでセットされる、該ライトアドレスレジス
タ１１３の出力はアドレスマルチプレクサ１１４に送ら
れる。アドレスマルチプレクサ１１４は、フェッチステ
ージ信号がオンのときライトアドレスレジスタ１１３の
ライトデータアドレスを選択し、ライト動作が行われ
る。フェッチステージ信号がオフのときはフェッチレジ
スタ１１１のリードデータアドレスを選択し、リード動
作が行われる。メモリアドレスの生成と、リード動作と
ライト動作は、このように、１命令実行サイクルを２つ
のステージに分け、各ステージにおいてライト動作とリ
ード動作が行われ、リード、ライトの２つの動作が同時
に行われることはない。

【００３３】リード、ライト動作と命令実行の関係は下
記の通りである。フェッチステージ信号オン、フェッチ
レジスタセット信号がオン、でクロックがオンになると
リードデータアドレスが確立し、実行ステージ信号がオ
ンでアドレスマルチプレクサ１１４を通じてデータリー
ドが行われる。マイクロ命令レジスタ１１２オンで、実
行ステージオンで、次のクロックがオンになるとマイク
ロ命令レジスタ１１２にフェッチレジスタ１１１の内容
がセットされ、命令が実行される。マイクロ命令のライ
トデータアドレス部分は次のクロックでライトアドレス
レジスタ１１３にセットされ、ライトデータアドレスが
確立し、フェッチステージ信号がオンでアドレスマルチ
プレクサ１１４を通じてデータライトが行われる。

【００３４】このようにして，命令実行の直前にリード
動作が行われ、命令実行の直後にライト動作が行われ
る。 〔請求項４〕図１２は請求項４の実施例構成図である。
リードアドレスとライトアドレスとが一致したとき、一
致を検出する一致判定部１１８は、リードデータアドレ
スとライトデータアドレスを比較し、一致のときに一致
信号をオンとしてリードデータマルチプレクサ１１９に
送出する。

【００３５】一致信号がオンで、ライトデータセット信
号がオンのときリードデータマルチプレクサ１１９は２
つの入力のうちライトデータを選択してリードデータバ
ッファ１１６にバイパスしてセットする。このようにし
て、まだライトされていない旧いデータをリードすると
いうデータ矛盾を回避することができる。

【００３６】リードアドレスとライトアドレスが同一で
ないときは、一致信号はオフで、リードデータマルチプ
レクサ１１９は２つの入力のうちメモリリードデータを
リードデータバッファ１１６にセットする。 〔請求項５〕図１３は請求項５の実施例構成図である。

【００３７】部分ライト命令には、上位ライトデータの
みライトする命令と下位ライトデータのみライトする命
令とがある。上位データのみのライト命令においては、
上位ライトデータセット信号がオンとなり、実行ステー
ジ信号がオンとなったとき上位ライトデータマルチプレ
クサ１２０は入力データとして上位ライトデータを選択
してライトデータバッファ１１７にセットする。このと
き、下位ライトデータセット信号はオフとなり、下位ラ
イトデータマルチプレクサ１２１はリードデータバッフ
ァ１１６の出力を選択し、ライトデータバッファ１１７
にセットするが、前にあったデータと同じデータをセッ
トすることになり、実質的に下位データは変わらない。
ライトデータバッファ１１７のデータは次のクロックで
メモリ１１５に書き込まれる。このようにして、上位ラ
イトデータのみの部分書き込みができる。

【００３８】下位データのみのライト命令においては、
下位ライトデータセット信号がオンとなり、実行ステー
ジ信号がオンとなったとき下位ライトデータマルチプレ
クサ１２１は入力データとして下位ライトデータを選択
してライトデータバッファ１１７にセットする。このと
き、上位ライトデータセット信号はオフとなり、上位ラ
イトデータマルチプレクサ１２０はリードデータバッフ
ァ１１６の出力を選択し、ライトデータバッファ１１７
にセットするが、前にあったデータと同じデータをセッ
トすることになる。このようにして、下位ライトデータ
のみの部分書き込みができる。

【００３９】

【発明の効果】以上の説明のように、命令実行サイクル
をリードサイクルとライトサイクルに分け、メモリへの
同時アクセスを避け、命令実行直前にリード、命令実行
直後にライトを行うことでアクセスタイムの遅いメモリ
を用いてもエラーのない高速化が実現できる。

【００４０】ライト直後のリード命令による、まだ書き
替え前のデータをリードするというデータ矛盾はデータ
のバイパス制御によって回避できる。部分ライトは、ラ
イトデータをメモリの外部でアライメントして書き込む
のでメモリはレジスタの全データ幅と同じタイプを使用
すればよい。また、部分毎にライトイネーブルのあるメ
モリを使用する必要もない。

【００４１】実行クロック、フェッチクロックを一つの
クロックでステージ制御するため、クロックスキューを
減らすことができ、安定に高速化が計れる。

【図面の簡単な説明】

【図１】本発明原理ブロック図

【図２】請求項４原理ブロック図

【図３】請求項５原理ブロック図

【図４】請求項６原理ブロック図

【図５】本発明の動作タイムチャート（１命令実行時）

【図６】本発明の動作タイムチャート（命令連続実行
時）

【図７】リード動作時のタイムチャート

【図８】ライト動作時のタイムチャート

【図９】バイパス動作時のタイムチャート

【図１０】部分ライト動作時のタイムチャート

【図１１】本発明の実施例構成図

【図１２】請求項４の実施例構成図

【図１３】請求項５の実施例構成図

【図１４】フェッチレジスタセットの他の実施例

【図１５】ステージ信号の動作タイムチャート

【図１６】従来例の原理ブロック図

【図１７】従来例の動作タイムチャート

【符号の説明】

７，８：遅延回路 ９：コントロールストレージ １０：クロックステージ部 １１：フェッチレジスタ １２：マイクロ命令レジスタ １３：ライトアドレスレジスタ １４：アドレスマルチプレクサ １５：メモリ １６：リードデータバッファ １７：ライトデータバッファ １８：一致判定部 １９：リードデータマルチプレクサ ２０：上位ライトデータマルチプレクサ ２１：下位ライトデータマルチプレクサ ３１：従来例のフェッチレジスタ ３２：従来例のマイクロ命令レジスタ ３４：従来例のアドレスレジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年１２月１０日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年１２月２４日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１２

【補正方法】変更

【補正内容】

【図１２】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】命令実行サイクルの１／２の周期のクロッ
   クを基にして、同期信号を入力とし、フェッチクロック
   に同期したフェッチステージ信号を出力する遅延回路
   （７）と、該遅延回路（７）の出力を入力とし、該フェ
   ッチステージ信号に対して１／２命令実行サイクル遅れ
   る実行ステージ信号とを作る遅延回路（８）とから構成
   されるクロックステージ部（１０）と、 フェッチステージにおいて、実行される命令が格納され
   ているコントロールストレージ（９）からフェッチして
   きた命令をセットして格納しておくフェッチレジスタ
   （１１）と、 実行ステージにおいて、該フェッチレジスタ（１１）の
   内容をセットして格納しておくマイクロ命令レジスタ
   （１２）と、 実行ステージにおいて、該マイクロ命令レジスタ（１
   ２）のライトデータアドレスをセットして１命令実行サ
   イクル格納しておくライトアドレスレジスタ（１３）
   と、 前記フェッチレジスタ（１１）に格納されているリード
   データアドレスと前記ライトアドレスレジスタ（１３）
   に格納されているライトデータアドレスとを１／２命令
   実行サイクル毎に交互に切り換えて、フェッチステージ
   においてはリードデータアドレスを、実行ステージにお
   いてはライトデータアドレスをメモリに出力するアドレ
   スマルチプレクサ（１４）と、 実行ステージにおいてリードデータをセットして１命令
   実行サイクル蓄えるリードデータバッファ（１６）と、 実行ステージにおいてライトデータをセットして１命令
   実行サイクル蓄えるライトデータバッファ（１７）とを
   備えたことを特徴とするメモリアクセス装置。
2. 【請求項２】請求項１記載の構成のメモリアクセス装置
   において、 フェッチステージにおいて前記フェッチレジスタ（１
   １）の指すリードデータアドレスのデータを前記アドレ
   スマルチプレクサ（１４）を通じてリードし、続く実行
   ステージにおいて前記フェッチレジスタ（１１）の内容
   の命令を前記マイクロ命令レジスタ（１２）にセットし
   て実行するように構成したことを特徴とするメモリアク
   セス装置。
3. 【請求項３】請求項１記載の構成のメモリアクセス装置
   において、 実行ステージにおいて前記マイクロ命令レジスタ（１
   ２）にセットした命令を実行し、次のクロックで前記マ
   イクロ命令レジスタ（１２）のライトデータアドレスを
   前記ライトアドレスレジスタ（１３）にセットし、続く
   実行ステージにおいて前記ライトアドレスレジスタ（１
   ３）の指すライトデータアドレスのデータを前記アドレ
   スマルチプレクサ（１４）を通じてライトするように構
   成したことを特徴とするメモリアクセス装置。
4. 【請求項４】請求項１乃至３記載のメモリアクセス装置
   において、 リードデータアドレスとライトデータアドレスの２つの
   入力が一致したときに一致信号を出力する一致判定部
   （１８）と、 該一致判定部（１８）からの一致信号で制御してリード
   データとライトデータの２つの入力を選択し、リードデ
   ータバッファへ出力するリードデータマルチプレクサ
   （１９）とを備え、 該一致判定部（１８）が一致信号を出力したときに該リ
   ードデータマルチプレクサ（１９）がライトデータをリ
   ードデータバッファにバイパスして出力するように構成
   したことを特徴とするメモリアクセス装置。
5. 【請求項５】請求項１乃至４記載のメモリアクセス装置
   において、 メモリに書き込むべきデータの上位データと前記リード
   データバッファ（１６）の上位データとの２つの入力を
   選択して前記ライトデータバッファ（１７）の上位の部
   分に出力する上位ライトデータマルチプレクサ（２０）
   と、 メモリに書き込むべきデータの下位データと前記リード
   データバッファ（１６）の下位データとの２つの入力を
   選択して前記ライトデータバッファ（１７）の下位の部
   分に出力する下位ライトデータマルチプレクサ（２１）
   とを備え、 該上位ライトデータマルチプレクサ（２０）に上位ライ
   トデータセット信号が加えられているときにはメモリに
   書き込むべきデータの上位データを選択し、 該下位ライトデータマルチプレクサ（２１）に下位ライ
   トデータセット信号が加えられているときにはメモリに
   書き込む部木データの下位データを選択して出力するよ
   うに構成したことを特徴とするメモリアクセス装置。
6. 【請求項６】請求項１乃至５に記載したメモリアクセス
   装置において、 同期信号を入力とし、フェッチステージ信号を出力とす
   る遅延回路（７）と、 該遅延回路（７）の出力を入力とし、実行ステージ信号
   出力とする遅延回路（８）との両方の遅延回路を、同一
   の１／２命令実行サイクル周期のクロックで制御するよ
   うに構成したことを特徴とするメモリアクセス装置。