JPH09219089A - シフトレジスタ - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で任意のシフト段数を得るように
すること。 【解決手段】 本発明は入力されたデータを所定の段数
だけ遅延させて出力するシフトレジスタ１であって、シ
フトパルス（ＳＰ）に基づいて加算される一のアドレス
（Ａ１）を出力するとともに、この一のアドレス（Ａ
１）を出力させるシフトパルス（ＳＰ）と同一のシフト
パルス（ＳＰ）に基づいて一のアドレス（Ａ１）から所
定の段数に対応した値（Ｌ）だけ離れている他のアドレ
ス（Ａ２）を出力するアドレス指定部２と、シフトパル
ス（ＳＰ）に基づきアドレス指定部２から出力された一
のアドレス（Ａ１）へのデータの書き込みと、他のアド
レス（Ａ２）からのデータの読み出しとを交互に行うＲ
ＡＭ３とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、種々のデジタル回
路で使用され、入力データを所定の段数だけ遅延させて
出力するシフトレジスタに関する。

【０００２】

【従来の技術】シフトレジスタは、１クロック毎に入力
データを次段へ進めて出力する回路であり、所定のフリ
ップフロップをその段数に合わせて数段から１０数段結
合して構成されている。このシフトレジスタでは、Ｈｉ
ｇｈまたはＬｏｗから成る１ビットの入力データを得
て、所定段数だけ遅延させて出力しており、その回路は
ＭＳＩ（中規模集積回路）としてＩＣ化されている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
シフトレジスタでは、段数に応じてフリップフロップを
結合しなければならず、多段化が困難であるとともにビ
ット幅が小さいという問題がある。また、任意の段から
出力を取り出すには各段の出力を選択する必要があり、
段数が多い場合には選択回路が複雑になるため、段数と
ビット数に大きな制限が加わってしまう。

【０００４】例えば、１００段で８ビット幅の任意の１
段より出力を取り出す場合には、１００×８＝８００本
の信号を入力とする１００：１の選択回路を設ける必要
がある。また、シフトレジスタ自体も８００本の信号端
子が必要であり、ＩＣ化を図る上でサイズの大型化およ
びコストアップを招く原因となっている。

【０００５】さらに、従来のシフトレジスタではフリッ
プフロップによって構成されていることから、段数の増
加とビット幅の増大は直接フリップフロップの構成数に
影響を与え、これらの増加によってゲート規模の増大を
招いている。

【０００６】

【課題を解決するための手段】本発明は、このような課
題を解決するために成されたシフトレジスタである。す
なわち、本発明は、入力されたデータを所定の段数だけ
遅延させて出力するシフトレジスタであって、所定のシ
フトパルスに基づいて加算される一のアドレスを出力す
るとともに、この一のアドレスを出力させるシフトパル
スと同一のシフトパルスに基づいて一のアドレスから所
定の段数に対応した値だけ離れている他のアドレスを出
力するアドレス指定手段と、シフトパルスに基づきアド
レス指定手段から出力された一のアドレスへのデータの
書き込みと、他のアドレスからのデータの読み出しとを
交互に行うランダムアクセスメモリとを備えている。

【０００７】このようなシフトレジスタでは、シフトパ
ルスに基づいて対象となるデータをランダムアクセスメ
モリの一のアドレスに書き込み、そのシフトパルスに基
づいて所定の段数に対応した値だけ離れている他のアド
レスからデータを読み出している。すなわち、アドレス
指定手段に所定の段数に対応した値を設定しておくこと
で、その値だけ離れた２つのアドレスが交互にしかもシ
フトパルス毎に１アドレスづつずれながらランダムアク
セスメモリへ出力されることになる。

【０００８】これにより、一のアドレスに書き込まれた
データは、書き込みの際のシフトパルスより所定の段数
に対応した値だけ遅れて発生するシフトパルスに基づい
て出力されるようになる。

【０００９】

【発明の実施の形態】以下に、本発明のシフトレジスタ
における実施の形態を図に基づいて説明する。図１は、
本発明のシフトレジスタの実施形態を説明する構成図で
ある。すなわち、本実施形態におけるシフトレジスタ１
は、フリップフロップを用いることなく、入力データ
（ＤＩ）を所定の段数（Ｌ）だけ遅延させて出力するも
のであり、主としてアドレス指定部２と、ランダムアク
セスメモリ（以下、ＲＡＭという。）３とから構成され
ている。

【００１０】また、アドレス指定部２は、所定のシフト
パルス（ＳＰ）に基づいてアドレスをカウントアップす
るカウンタ２１と、カウンタ２１から出力されるアドレ
スと遅延の段数に対応した値（Ｌ）を受けてそのアドレ
スからＬを減算する減算回路２２と、カウンタ２１から
出力されるアドレスと減算回路２２から出力される減算
値との選択を行う選択回路２３とから構成されている。

【００１１】つまり、本実施形態におけるシフトレジス
タ１では、アドレス指定部２からＲＡＭ３に対してアド
レスを指定して入力データ（ＤＩ）をＲＡＭ３に記憶し
ておき、そのデータを所定の段数（Ｌ）だけシフトパル
ス（ＳＰ）が出力された後に出力データ（ＤＯ）として
ＲＡＭ３から読み出している。

【００１２】次に、本実施形態のシフトレジスタ１にお
ける具体的な動作を説明する。先ず、カウンタ２１はシ
フトパルス（ＳＰ）の立ち上がりでアドレスを「１」カ
ウントアップする。そしてカウンタ２１から出力される
アドレス（Ａ１）は減算回路２２の一方に入力される。

【００１３】減算回路２２の他方には遅延の段数に対応
する値（Ｌ）が入力され、カウンタ２１から出力された
アドレス（Ａ１）からＬを減算してアドレス（Ａ２＝Ａ
１−Ｌ）を出力している。また、カウンタ２１から出力
されるアドレス（Ａ１）と、減算回路２２から出力され
るアドレス（Ａ２）とは、各々選択回路２３に入力され
る。

【００１４】選択回路２３は、入力されるアドレス（Ａ
１）とアドレス（Ａ２）とをシフトパルス（ＳＰ）によ
って選択して出力する。すなわち、シフトパルス（Ｓ
Ｐ）が有る間はカウンタ２１から出力されるアドレス
（Ａ１）を選択してＲＡＭ３へのアドレス（Ａ）として
出力し、シフトパルス（ＳＰ）が無い間は減算回路２２
から出力されるアドレス（Ａ２）を選択してＲＡＭ３へ
のアドレス（Ａ）として出力する。

【００１５】ＲＡＭ３は、シフトパルス（ＳＰ）を読み
書き制御信号として入力データ（ＤＩ）の書き込みと、
出力データ（ＤＯ）の読み出しとを行う。つまり、シフ
トパルス（ＳＰ）はＲＡＭ３の読み書き制御のためのポ
ート（Ｗ）に入力され、その立ち下がりで入力データ
（ＤＩ）の書き込みを完了し、シフトパルス（ＳＰ）が
無くなった段階で読み出しを行う。

【００１６】また、ＲＡＭ３の読み書きにおけるアドレ
スの指定は、シフトパルス（ＳＰ）によって選択回路２
３で選択されるアドレス（Ａ１）またはアドレス（Ａ
２）によって決定される。したがって、シフトパルス
（ＳＰ）の有る段階ではＲＡＭ３が書き込み状態とな
り、そのシフトパルス（ＳＰ）によって選択回路２３で
選択されたアドレス（Ａ１）に入力データ（ＤＩ）が書
き込まれる。また、シフトパルス（ＳＰ）の無い段階で
はＲＡＭ３が読み出し状態となり、シフトパルス（Ｓ
Ｐ）の無いことで選択回路２３で選択されたアドレス
（Ａ２）に書き込まれたデータがＲＡＭ３から読み出さ
れ出力データ（ＤＯ）として出力されることになる。

【００１７】なお、本実施形態におけるシフトレジスタ
１では、ＲＡＭ３へのデータの書き込みの際に入力デー
タ（ＤＩ）がそのまま出力されることになるが、シフト
パルス（ＳＰ）も出力側に送ることで、そのデータの有
効、無効を示すことができるようになる。したがって、
出力データ（ＤＯ）を使用する回路（図示せず）では、
このシフトパルス（ＳＰ）を受けて、シフトパルス（Ｓ
Ｐ）が有る段階ではデータを無効とし、シフトパルス
（ＳＰ）が無い段階でデータを有効とすればよい。

【００１８】また、このシフトレジスタ１では、入力デ
ータ（ＤＩ）がトライステートバッファ４を介してＲＡ
Ｍ３に入力されている。このトライステートバッファ４
にはシフトパルス（ＳＰ）が入力されており、シフトパ
ルス（ＳＰ）が有る段階（ＲＡＭ３の書き込み状態）で
イネーブルとなってＲＡＭ３のポート（Ｄ）へ入力デー
タ（ＤＩ）を与え、シフトパルス（ＳＰ）が無い段階
（ＲＡＭ３の読み出し状態）でディスイネーブルとなっ
てＲＡＭ３のポート（Ｄ）から出力データ（ＤＯ）が読
み出される状態となる。

【００１９】次に、図２に示すタイミングチャートに基
づいて動作を説明する。なお、図２において示されない
符号は図１を参照するものとする。先ず、シフトパルス
（ＳＰ）が入力データ（ＤＩ）とともに入力されるとカ
ウンタ２１の「１」カウントアップされ、カウンタ２１
から出力されるアドレスＡ１が「ｘ」から「ｘ＋１」と
なる。

【００２０】この際、減算回路２２が動作してその出力
Ａ２に「ｘ＋１−Ｌ」が出力されるが、シフトパルス
（ＳＰ）が有るために選択回路２３はアドレス（Ａ１＝
ｘ＋１）を選択しており、ＲＡＭ３に対してアドレス
（Ａ１）を指定することになる。ＲＡＭ３はシフトパル
ス（ＳＰ）を受けることで書き込み状態となっており、
選択回路２３から出力されるアドレス（Ａ１＝ｘ＋１）
に入力データ（ＤＩ）を書き込みことになる。この書き
込みはシフトパルス（ＳＰ）が立ち下がった段階で完了
する。

【００２１】次に、シフトパルス（ＳＰ）が立ち下がる
と同時にＲＡＭ３が読み出し状態となる。この際、選択
回路２３はシフトパルス（ＳＰ）が無くなったことによ
って減算回路２２から出力されるアドレス（Ａ２＝ｘ＋
１−Ｌ）を選択し、ＲＡＭ３に対してアドレス（Ａ２）
を指定することになる。ＲＡＭ３はシフトパルス（Ｓ
Ｐ）が無くなったことで読み出し状態となっており、選
択回路２３から出力されるアドレス（Ａ２＝ｘ＋１−
Ｌ）からＲＡＭ３のデータを読み出して出力データ（Ｄ
Ｏ）として出力することになる。

【００２２】この動作を繰り返すことで、シフトパルス
（ＳＰ）毎にＲＡＭ３に書き込まれる入力データ（Ｄ
Ｉ）は、Ｌ回シフトパルス（ＳＰ）が発生した後にＲＡ
Ｍ３から読み出されて出力されることになり、Ｌ段のシ
フトレジスタとして動作することになる。

【００２３】図３は、カウンタ長が３ビット（０〜７を
順回）、遅延段数の指定値（Ｌ）が３の場合のＲＡＭ３
のシフト動作を説明する模式図である。すなわち、図３
（ａ）に示す段階では、カウンタ値「５」に対応するＲ
ＡＭ３のアドレスへデータの書き込みが行われ、「５−
Ｌ＝５−３＝２」のカウンタ値に対応するＲＡＭ３のア
ドレスからデータの読み出しが行われる。

【００２４】次の図３（ｂ）に示す段階では、カウンタ
値が「１」カウントアップされて「６」に対応するＲＡ
Ｍ３のアドレスへデータの書き込みが行われ、「６−Ｌ
＝６−３＝３」のカウンタ値に対応するＲＡＭ３のアド
レスからデータの読み出しが行われる。

【００２５】同様に次の図３（ｃ）に示す段階では、カ
ウンタ値「７」に対応するＲＡＭ３のアドレスへデータ
の書き込みが行われ、カウンタ値「４」に対応するＲＡ
Ｍ３のアドレスからデータの読み出しが行われる。

【００２６】そして、次の図３（ｄ）に示す段階で、カ
ウンタ値「０」に対応するＲＡＭ３のアドレスへデータ
の書き込みが行われ、カウンタ値「５」に対応するＲＡ
Ｍ３のアドレスからデータの読み出しが行われる。

【００２７】つまり、図３（ａ）に示す段階から３段階
後の図３（ｄ）に示す段階で、カウンタ値「５」に入力
されたデータが読み出される状態となり、指定した段数
Ｌに応じた段数だけ入力データが遅延して出力されるこ
ととなる。

【００２８】このように、本実施形態におけるシフトレ
ジスタ１では、簡単なアドレス指定部２とＲＡＭ３とに
よって構成されていることから、非常に大規模なもので
あっても小型で構成できることになる。例えば、８ビッ
ト幅×８ｋ段のシフトレジスタを１６ピンの汎用ＩＣを
用いて構成する場合、本実施形態ではカウンタ２１とし
て４個のＩＣ、減算回路２２として４個のＩＣ、選択回
路２３として４個のＩＣ、トライステートバッファ４と
して１個のＩＣを使用し、ＲＡＭ３として２８ピンのＩ
Ｃを１個使用すればよい。また、この構成によって任意
のシフト段数を得ることもできる。

【００２９】なお、本実施形態におけるシフトレジスタ
１では、アドレス指定部２をＲＡＭ３内に内蔵して構成
してもよく、これによってさらに小型化を図ることがで
きるようになる。また、上記実施形態ではＲＡＭ３とし
てデータの入出力が同じシングルポート型を用いたが、
別々となっているデュアルポート型を用いてもよい。さ
らに、本実施形態のシフトレジスタ１では、シフト速度
を低速にしてシフト段数（Ｌ）の指定を時分割的に多重
処理することで、１つのシフトレジスタ１であっても多
数のシフトアウト出力を得ることができるようになる。

【００３０】

【発明の効果】以上説明したように、本発明のシフトレ
ジスタによれば次のような効果がある。すなわち、本発
明ではフリップフロップを使用することなく、汎用のＩ
Ｃを用いて容易に構成することが可能となる。また、適
用するシステムに適したビット幅、深さ、および任意の
シフト段数を容易に設定することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態を説明する構成図である。

【図２】本実施形態におけるシフトレジスタのタイミン
グチャートである。

【図３】シフト動作を説明する模式図である。

【符号の説明】

１ シフトレジスタ ２ アドレス指
定部 ３ ＲＡＭ ４ トライステ
ートバッファ ２１ カウンタ ２２ 減算回路 ２３ 選択回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力されたデータを所定の段数だけ遅延
   させて出力するシフトレジスタであって、 所定のシフトパルスに基づいて加算される一のアドレス
   を出力するとともに、該一のアドレスを出力させるシフ
   トパルスと同一のシフトパルスに基づいて該一のアドレ
   スから前記所定の段数に対応した値だけ離れている他の
   アドレスを出力するアドレス指定手段と、 前記シフトパルスに基づき前記アドレス指定手段から出
   力された前記一のアドレスへのデータの書き込みと、前
   記他のアドレスからのデータの読み出しとを交互に行う
   ランダムアクセスメモリとを備えていることを特徴とす
   るシフトレジスタ。
2. 【請求項２】 前記アドレス指定手段は、 前記シフトパルスによって加算を行い前記一のアドレス
   となる値を出力するカウンタと、 前記カウンタから出力される前記一のアドレスとなる値
   を得て、その値から前記所定の段数に対応した値を減算
   して前記他のアドレスとなる値を出力する減算回路と、 前記カウンタから出力される前記一のアドレスと、前記
   減算回路から出力される前記他のアドレスとなる値とを
   前記シフトパルスに基づいて選択し、前記ランダムアク
   セスメモリへの指定アドレスとして出力する選択回路と
   から構成されることを特徴とする請求項１記載のシフト
   レジスタ。
3. 【請求項３】 前記ランダムアクセスメモリは、前記シ
   フトパルスに基づいてイネーブルとディスイネーブルと
   が選択されるトライステートバッファを介して前記デー
   タを入力することを特徴とする請求項１または２に記載
   のシフトレジスタ。