JPH05204848A - シリアル通信方式 - Google Patents
シリアル通信方式Info
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- JPH05204848A JPH05204848A JP2396292A JP2396292A JPH05204848A JP H05204848 A JPH05204848 A JP H05204848A JP 2396292 A JP2396292 A JP 2396292A JP 2396292 A JP2396292 A JP 2396292A JP H05204848 A JPH05204848 A JP H05204848A
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Abstract
(57)【要約】
【目的】 シリアル通信方式でアドレスデータ伝送時の
冗長度を少なくし、データの伝送効率時間を向上させ
る。 【構成】 頻繁にアクセスされるスレーブ装置１５に対
しては短いアドレスを割り付け、使用頻度の少ないスレ
ーブ装置１５に対しては長めのアドレスを割り付ける様
にアドレスを可変にしたシリアル通信方式である。
冗長度を少なくし、データの伝送効率時間を向上させ
る。 【構成】 頻繁にアクセスされるスレーブ装置１５に対
しては短いアドレスを割り付け、使用頻度の少ないスレ
ーブ装置１５に対しては長めのアドレスを割り付ける様
にアドレスを可変にしたシリアル通信方式である。
Description
【０００１】
【産業上の利用分野】本発明はシリアル通信方式に係わ
り、特に、マイクロコンピュータと周辺部品とを結ぶシ
リアルバスの通信方式に関する。
り、特に、マイクロコンピュータと周辺部品とを結ぶシ
リアルバスの通信方式に関する。
【０００２】
【従来の技術】従来のマイクロコンピュータ（以下ＣＰ
Ｕと記す）でインタフェースを介して外部の入出力装置
等を制御する場合には二つの転送方式が提案されてい
る。一つはパラレル通信方式であり、他の一つはシリア
ル通信方式である。パラレル通信方式ではデータが８ビ
ットであれば８本の信号ラインで同時に転送するが、シ
リアル通信方式では移送データは単位時間毎に分割して
伝送する。シリアル通信方式では制御信号ラインを持っ
ている場合と無い場合がある。無いものではデータ中に
スタートビットやストップビットを挿入している。
Ｕと記す）でインタフェースを介して外部の入出力装置
等を制御する場合には二つの転送方式が提案されてい
る。一つはパラレル通信方式であり、他の一つはシリア
ル通信方式である。パラレル通信方式ではデータが８ビ
ットであれば８本の信号ラインで同時に転送するが、シ
リアル通信方式では移送データは単位時間毎に分割して
伝送する。シリアル通信方式では制御信号ラインを持っ
ている場合と無い場合がある。無いものではデータ中に
スタートビットやストップビットを挿入している。
【０００３】これらのシリアル通信方式の各種方式を図
７乃至図９によって簡単に説明する。
７乃至図９によって簡単に説明する。
【０００４】図７は同期式のシリアル通信方式を示すも
のでＣＰＵ１と例えば他のＣＰＵ或いはデジタル−アナ
ログ変換器（以下Ｄ／Ａと記す）等の周辺機器や周辺部
品３Ａ，３Ｂ‥‥３Ｎ間には双方向の１本のデータライ
ン５、クロックライン６、必要に応じて制御信号ライン
７が設けられる。この方式ではクロックライン６から基
準信号を送って、この基準信号に同期してデータライン
５からデータの伝送が行われる。
のでＣＰＵ１と例えば他のＣＰＵ或いはデジタル−アナ
ログ変換器（以下Ｄ／Ａと記す）等の周辺機器や周辺部
品３Ａ，３Ｂ‥‥３Ｎ間には双方向の１本のデータライ
ン５、クロックライン６、必要に応じて制御信号ライン
７が設けられる。この方式ではクロックライン６から基
準信号を送って、この基準信号に同期してデータライン
５からデータの伝送が行われる。
【０００５】図８に示すものはＭ方式と呼ばれるシリア
ル通信方式を示すもので、この方式ではＣＰＵ１から複
数の周辺機器３Ａ，３Ｂ‥‥３Ｎ間に２本のデータライ
ン（入出力用）７とクロックライン６の他に各周辺機器
３Ａ，３Ｂ‥‥３Ｎに１本ずつ選択信号ライン８Ａ，８
Ｂ‥‥８Ｎを引き出し、ＣＰＵ１がアクセスをする周辺
機器３Ａ，３Ｂ‥‥３Ｎの一つをこれら選択信号ライン
８Ａ，８Ｂ‥‥８Ｎを通じて選択信号を送る必要があ
り、周辺機器３Ａ，３Ｂ‥‥３Ｎの数に比例して選択信
号ライン８Ａ，８Ｂ‥‥８Ｎが増加する欠点がある。
ル通信方式を示すもので、この方式ではＣＰＵ１から複
数の周辺機器３Ａ，３Ｂ‥‥３Ｎ間に２本のデータライ
ン（入出力用）７とクロックライン６の他に各周辺機器
３Ａ，３Ｂ‥‥３Ｎに１本ずつ選択信号ライン８Ａ，８
Ｂ‥‥８Ｎを引き出し、ＣＰＵ１がアクセスをする周辺
機器３Ａ，３Ｂ‥‥３Ｎの一つをこれら選択信号ライン
８Ａ，８Ｂ‥‥８Ｎを通じて選択信号を送る必要があ
り、周辺機器３Ａ，３Ｂ‥‥３Ｎの数に比例して選択信
号ライン８Ａ，８Ｂ‥‥８Ｎが増加する欠点がある。
【０００６】図９Ａ，Ｂに示すものは同じくシリアル通
信方式のＩ2 Ｃ及びＩＭバス方式を示すものである。図
９ＡのＩ2 Ｃバス方式はデータライン５及びクロックラ
イン６を有するが、アドレスとして例えば８ビットが割
り当てられ、ＣＰＵ１はデータの伝送前にデータライン
６を介してアドレスデータを伝送する。同様に図９Ｂに
示されるＩＭバス方式ではデータライン５、クロックラ
イン６の他にアドレスデータ識別用のアドレスデータ識
別ライン９を有し、Ｉ2 Ｃバス方式と同様にアドレス用
の識別信号が送られる。これら各方式ではアドレス長は
固定ビットなので、ＣＰＵ１に接続される周辺機器３Ａ
‥‥３Ｎの数が少ないときは無駄が多く、逆に２8 の２
５６以上の周辺機器を制御することは出来なくなる。
信方式のＩ2 Ｃ及びＩＭバス方式を示すものである。図
９ＡのＩ2 Ｃバス方式はデータライン５及びクロックラ
イン６を有するが、アドレスとして例えば８ビットが割
り当てられ、ＣＰＵ１はデータの伝送前にデータライン
６を介してアドレスデータを伝送する。同様に図９Ｂに
示されるＩＭバス方式ではデータライン５、クロックラ
イン６の他にアドレスデータ識別用のアドレスデータ識
別ライン９を有し、Ｉ2 Ｃバス方式と同様にアドレス用
の識別信号が送られる。これら各方式ではアドレス長は
固定ビットなので、ＣＰＵ１に接続される周辺機器３Ａ
‥‥３Ｎの数が少ないときは無駄が多く、逆に２8 の２
５６以上の周辺機器を制御することは出来なくなる。
【０００７】
【発明が解決しようとする課題】上述の構成で説明した
シリアル通信方式は同期バス式、Ｍバス方式等ではクロ
ックライン、データラインの外に制御ラインや選択信号
ラインを必要とし、Ｉ2 Ｃ及びＩＭバスではアドレス長
は固定されて、例えば８ビットであるためにＣＰＵに接
続する周辺機器（以下スレーブ装置と記す）の数の最高
値に制限があると共に少ない個数の場合にはアドレスに
無駄が生ずる。即ち、この様なアドレスを小規模のバス
システムに適用すると、アドレスの大半は使用されない
ことになり、冗長な部分が多く、クロック信号（以下Ｃ
ＬＫと記す）に基づいて、冗長なアドレスデータ伝送後
に供給されるデータ伝送に於いては、冗長なアドレスデ
ータ伝送に使われる時間だけデータ伝送時間が遅れて、
無駄な時間が多くなる問題があった。
シリアル通信方式は同期バス式、Ｍバス方式等ではクロ
ックライン、データラインの外に制御ラインや選択信号
ラインを必要とし、Ｉ2 Ｃ及びＩＭバスではアドレス長
は固定されて、例えば８ビットであるためにＣＰＵに接
続する周辺機器（以下スレーブ装置と記す）の数の最高
値に制限があると共に少ない個数の場合にはアドレスに
無駄が生ずる。即ち、この様なアドレスを小規模のバス
システムに適用すると、アドレスの大半は使用されない
ことになり、冗長な部分が多く、クロック信号（以下Ｃ
ＬＫと記す）に基づいて、冗長なアドレスデータ伝送後
に供給されるデータ伝送に於いては、冗長なアドレスデ
ータ伝送に使われる時間だけデータ伝送時間が遅れて、
無駄な時間が多くなる問題があった。
【０００８】逆に、固定長のアドレスを大規模なバスシ
ステムに利用した場合にはアドレスが不足する場合も生
ずる。
ステムに利用した場合にはアドレスが不足する場合も生
ずる。
【０００９】本発明は叙上の問題点を解消したシリアル
通信方式を提供するもので、その目的とするところは頻
繁にアクセスされるスレーブ装置に対しては短いアドレ
スを割り付け、使用頻度の少ないスレーブ装置に対して
は長めのアドレスを割り付ける様にアドレスを可変にし
て伝送する様に成したものである。
通信方式を提供するもので、その目的とするところは頻
繁にアクセスされるスレーブ装置に対しては短いアドレ
スを割り付け、使用頻度の少ないスレーブ装置に対して
は長めのアドレスを割り付ける様にアドレスを可変にし
て伝送する様に成したものである。
【００１０】
【課題を解決するための手段】本発明のシリアル通信方
式はその例が図２に示されている様に、マイクロコンピ
ュータ１とシリアルバス２を介して接続された複数の周
辺部品１５Ａ，１５Ｂ，１５Ｃ‥‥１５Ｎ間でデータの
授受を行なうシリアル通信方式に於いて、マイクロコン
ピュータ１から複数の周辺部品１５Ａ，１５Ｂ，１５Ｃ
‥‥１５Ｎへシリアルバス２を介して伝送されるアドレ
ス情報のビット数を階層分離して可変にしたものであ
る。
式はその例が図２に示されている様に、マイクロコンピ
ュータ１とシリアルバス２を介して接続された複数の周
辺部品１５Ａ，１５Ｂ，１５Ｃ‥‥１５Ｎ間でデータの
授受を行なうシリアル通信方式に於いて、マイクロコン
ピュータ１から複数の周辺部品１５Ａ，１５Ｂ，１５Ｃ
‥‥１５Ｎへシリアルバス２を介して伝送されるアドレ
ス情報のビット数を階層分離して可変にしたものであ
る。
【００１１】
【作用】本発明のシリアル通信方式はＣＰＵ１から複数
のスレーブ装置に対して割り付けられるアドレスを同一
システム内で頻繁にアクセスするスレーブ装置に対して
は短いアドレス番号を付与し、使用頻度の少ないスレー
ブ装置に対しては比較的長いアドレス番号を付与してデ
ータの伝送効率を向上させると共に、システムの規模に
応じてアドレス長を自由に可変出来る様に拡張したもの
である。
のスレーブ装置に対して割り付けられるアドレスを同一
システム内で頻繁にアクセスするスレーブ装置に対して
は短いアドレス番号を付与し、使用頻度の少ないスレー
ブ装置に対しては比較的長いアドレス番号を付与してデ
ータの伝送効率を向上させると共に、システムの規模に
応じてアドレス長を自由に可変出来る様に拡張したもの
である。
【００１２】
【実施例】以下、本発明のシステム通信方式を図１乃至
図５で説明するに先だち全体的な構成を図２によって説
明する。
図５で説明するに先だち全体的な構成を図２によって説
明する。
【００１３】図２で、１はＣＰＵ、１５Ａ．１５Ｂ，１
５Ｃ‥‥１５Ｎは夫々Ｄ／Ａ、アナログ−デジタル変換
器（以下Ａ／Ｄと記す）、並列入力を直列出力に変換す
るレジスタ（以下Ｐ／Ｓ・ＲＥＧと記す）並に直列入力
を並列出力に変換するレジスタ（以下Ｓ／Ｐ・ＲＥＧと
記す）であり、例えばＡ／Ｄ１５Ｂ等では適当な図示し
ないインタフェース（Ｉ／Ｆ）を介してＣＰＵ１からの
データが供給される。
５Ｃ‥‥１５Ｎは夫々Ｄ／Ａ、アナログ−デジタル変換
器（以下Ａ／Ｄと記す）、並列入力を直列出力に変換す
るレジスタ（以下Ｐ／Ｓ・ＲＥＧと記す）並に直列入力
を並列出力に変換するレジスタ（以下Ｓ／Ｐ・ＲＥＧと
記す）であり、例えばＡ／Ｄ１５Ｂ等では適当な図示し
ないインタフェース（Ｉ／Ｆ）を介してＣＰＵ１からの
データが供給される。
【００１４】尚、２は各Ｄ／Ａ１５Ａ，Ａ／Ｄ１５Ｂ，
Ｐ／Ｓ・ＲＥＧ１５Ｃ‥‥Ｓ／Ｐ・ＲＥＧ１５Ｎ等のス
レーブ装置１５にＣＰＵ１からアドレスデータ及びデー
タを供給するシリアルバスを示す。
Ｐ／Ｓ・ＲＥＧ１５Ｃ‥‥Ｓ／Ｐ・ＲＥＧ１５Ｎ等のス
レーブ装置１５にＣＰＵ１からアドレスデータ及びデー
タを供給するシリアルバスを示す。
【００１５】図１は上述の１つのスレーブ装置１５とＣ
ＰＵ１とのシステム構成図を示すものであり、スレーブ
装置１５は例えばＤ／Ａ１５Ａで構成され、スレーブ装
置１５内にはＮビットのシフトレジスタ１６、同じくＮ
ビットのラッチ回路１７及びＮビットの比較回路１８と
更にタイミング制御回路１９を有する。
ＰＵ１とのシステム構成図を示すものであり、スレーブ
装置１５は例えばＤ／Ａ１５Ａで構成され、スレーブ装
置１５内にはＮビットのシフトレジスタ１６、同じくＮ
ビットのラッチ回路１７及びＮビットの比較回路１８と
更にタイミング制御回路１９を有する。
【００１６】ＣＰＵ１からはクロック信号（ＣＬＫ）、
マスタデータ出力信号（Ｍａｓｔｅｒ Ｄａｔａ Ｏｕ
ｔ：以下ＭＤＯと記す）、スレーブデータ出力信号（Ｓ
ｌａｖｅ Ｄａｔａ Ｏｕｔ：以下ＳＤＯと記す）並に
コントロール信号（以下、ＣＴと記す）がシリアルバス
２を介してスレーブ装置１５に供給される。
マスタデータ出力信号（Ｍａｓｔｅｒ Ｄａｔａ Ｏｕ
ｔ：以下ＭＤＯと記す）、スレーブデータ出力信号（Ｓ
ｌａｖｅ Ｄａｔａ Ｏｕｔ：以下ＳＤＯと記す）並に
コントロール信号（以下、ＣＴと記す）がシリアルバス
２を介してスレーブ装置１５に供給される。
【００１７】即ち、ＣＬＫはシフトレジスタ１６の各桁
にスイッチ２０を介して並列的に供給される。更にタイ
ミング制御回路１９とＤ／Ａ１５Ａのクロック端子に供
給されている。
にスイッチ２０を介して並列的に供給される。更にタイ
ミング制御回路１９とＤ／Ａ１５Ａのクロック端子に供
給されている。
【００１８】又、ＭＤＯはシフトレジスタ１６とＤ／Ａ
１５Ａの入力端子ＳＩに供給され、Ｄ／Ａ１５Ａの出力
端子ＳＯからはＤ／Ａ１５Ａの出力がＳＤＯ用のライン
を通してＣＰＵ１に供給される。
１５Ａの入力端子ＳＩに供給され、Ｄ／Ａ１５Ａの出力
端子ＳＯからはＤ／Ａ１５Ａの出力がＳＤＯ用のライン
を通してＣＰＵ１に供給される。
【００１９】ＣＴはラッチ回路１７及びタイミング回路
１９にＣＴ用ラインを介して供給される。又、スイッチ
２０の動作片はＣＴによって開閉され、ＣＴがハイ
（Ｈ）の時に「オン」され、ロー（Ｌ）の時「オフ」さ
れる。
１９にＣＴ用ラインを介して供給される。又、スイッチ
２０の動作片はＣＴによって開閉され、ＣＴがハイ
（Ｈ）の時に「オン」され、ロー（Ｌ）の時「オフ」さ
れる。
【００２０】シフトレジスタ１６の各桁の出力はラッチ
回路１７の対応した各桁に並列的に供給され、ラッチ回
路１７の各桁の出力は比較回路１８の対応した各桁に出
力される。比較回路１８の各桁にはスレーブアドレスＡ
0 ，Ａ1 ，Ａ2 ‥‥ＡN-1 が与えられる。比較回路１８
の比較出力はタイミング制御回路１９に供給され、チッ
プイネーブル信号（Ｃｈｉｐ Ｅｎａｂｌｅ：以下ＣＥ
と記す）及びロード信号（以下ｌｏａｄと記す）を出力
しＤ／Ａ１５Ａの夫々の入力端子に供給してＤ／Ａが行
なわれる。
回路１７の対応した各桁に並列的に供給され、ラッチ回
路１７の各桁の出力は比較回路１８の対応した各桁に出
力される。比較回路１８の各桁にはスレーブアドレスＡ
0 ，Ａ1 ，Ａ2 ‥‥ＡN-1 が与えられる。比較回路１８
の比較出力はタイミング制御回路１９に供給され、チッ
プイネーブル信号（Ｃｈｉｐ Ｅｎａｂｌｅ：以下ＣＥ
と記す）及びロード信号（以下ｌｏａｄと記す）を出力
しＤ／Ａ１５Ａの夫々の入力端子に供給してＤ／Ａが行
なわれる。
【００２１】上述の構成に於ける動作を図３乃至図５を
参照して説明する。
参照して説明する。
【００２２】上記構成でシフトレジスタ１６、ラッチ回
路１７並に比較回路１８ではＮビットのアドレスデータ
ビットを割り付けたが、このビット長（数）は複数の他
のスレーブ装置１５、例えばＡ／Ｄ１５Ｂ，Ｐ／Ｓ・Ｒ
ＥＧ１５Ｃ‥‥Ｓ／Ｐ・ＲＥＧ１５Ｎ等で異なり各スレ
ーブ装置で独自のアドレス長が割り当てられる。故に、
この様に割り付けられたアドレスのビット長に応じてシ
フトレジスタ１６、ラッチ回路１７並に比較回路１８の
桁数（ビット数）を定める。
路１７並に比較回路１８ではＮビットのアドレスデータ
ビットを割り付けたが、このビット長（数）は複数の他
のスレーブ装置１５、例えばＡ／Ｄ１５Ｂ，Ｐ／Ｓ・Ｒ
ＥＧ１５Ｃ‥‥Ｓ／Ｐ・ＲＥＧ１５Ｎ等で異なり各スレ
ーブ装置で独自のアドレス長が割り当てられる。故に、
この様に割り付けられたアドレスのビット長に応じてシ
フトレジスタ１６、ラッチ回路１７並に比較回路１８の
桁数（ビット数）を定める。
【００２３】図１で図３に示す各フォーマットの信号を
ＣＰＵ１がスレーブ装置１５に送出すると、先ず、ＣＴ
がＨの間はスイッチ２０が「オン」されてＣＬＫはシフ
トレジスタ１６に並列的に供給されると共にＭＤＯによ
ってＣＰＵ１から伝送されるアドレスＡ0 ，Ａ1 ，Ａ2
‥‥ＡN-1 がＣＬＫに同期して順次シフトレジスタ１６
の上位桁から下位桁に向かってストアされる。
ＣＰＵ１がスレーブ装置１５に送出すると、先ず、ＣＴ
がＨの間はスイッチ２０が「オン」されてＣＬＫはシフ
トレジスタ１６に並列的に供給されると共にＭＤＯによ
ってＣＰＵ１から伝送されるアドレスＡ0 ，Ａ1 ，Ａ2
‥‥ＡN-1 がＣＬＫに同期して順次シフトレジスタ１６
の上位桁から下位桁に向かってストアされる。
【００２４】次にＣＴが「Ｌ」になると、スイッチ２０
は「オフ」されシフトレジスタ１７にストアされたＮビ
ットのアドレスデータはラッチ回路１７に移され、更に
比較回路１８にシフトされて、この比較回路１８にシフ
トされたアドレスデータと、比較回路１８に供給された
基準のスレーブアドレスデータＡ0 ，Ａ1 ，Ａ2 ‥‥Ａ
N-1 との比較が成される。
は「オフ」されシフトレジスタ１７にストアされたＮビ
ットのアドレスデータはラッチ回路１７に移され、更に
比較回路１８にシフトされて、この比較回路１８にシフ
トされたアドレスデータと、比較回路１８に供給された
基準のスレーブアドレスデータＡ0 ，Ａ1 ，Ａ2 ‥‥Ａ
N-1 との比較が成される。
【００２５】比較回路１８での比較出力が等しくなると
比較出力１８Ａがタイミング回路１９に供給され、ＣＬ
Ｋ及びＣＴに基づいてＤ／Ａ１５Ａを制御する制御信号
を発生する。即ち反転したＣＥ及びＬｏａｄをＤ／Ａ１
５Ａに出力し、ＳＯからＳＤＣ用のラインを介し、スレ
ーブデータをＳＤＯとしてＣＰＵ１に返す。尚、Ｌｏａ
ｄはＡ／Ｄ１５Ｂ等を考えた時Ａ／Ｄ内のシフトレジス
タ内への読み取り時にデータを取り込み、書き込み時に
データが確定してからパルスを発生する様に成される。
比較出力１８Ａがタイミング回路１９に供給され、ＣＬ
Ｋ及びＣＴに基づいてＤ／Ａ１５Ａを制御する制御信号
を発生する。即ち反転したＣＥ及びＬｏａｄをＤ／Ａ１
５Ａに出力し、ＳＯからＳＤＣ用のラインを介し、スレ
ーブデータをＳＤＯとしてＣＰＵ１に返す。尚、Ｌｏａ
ｄはＡ／Ｄ１５Ｂ等を考えた時Ａ／Ｄ内のシフトレジス
タ内への読み取り時にデータを取り込み、書き込み時に
データが確定してからパルスを発生する様に成される。
【００２６】上述のアドレスデータ用のシフトレジスタ
１６、ラッチ回路１７並に比較回路１８の動作をより詳
細に説明する。今スレーブ装置１５内の各ＩＣ部品であ
るＤ／Ａ１５Ａ，Ａ／Ｄ１５Ｂ，Ｐ／Ｓ・ＲＥＧ１５Ｃ
‥‥Ｓ／Ｐ・ＲＥＧ１５Ｎ等を図４に示す様にスレーブ
１、スレーブ２、スレーブ３‥‥スレーブ８として、こ
れらスレーブ１乃至スレーブ８がＣＰＵ１にシリアルバ
ス２を介して８個接続されているとする。
１６、ラッチ回路１７並に比較回路１８の動作をより詳
細に説明する。今スレーブ装置１５内の各ＩＣ部品であ
るＤ／Ａ１５Ａ，Ａ／Ｄ１５Ｂ，Ｐ／Ｓ・ＲＥＧ１５Ｃ
‥‥Ｓ／Ｐ・ＲＥＧ１５Ｎ等を図４に示す様にスレーブ
１、スレーブ２、スレーブ３‥‥スレーブ８として、こ
れらスレーブ１乃至スレーブ８がＣＰＵ１にシリアルバ
ス２を介して８個接続されているとする。
【００２７】上述のスレーブ装置１５に対し、各スレー
ブ１、スレーブ２‥‥スレーブ８を動作させるためのア
ドレスを４ビットＡ0 ，Ａ1 ，Ａ2 ，Ａ3 で考える。
ブ１、スレーブ２‥‥スレーブ８を動作させるためのア
ドレスを４ビットＡ0 ，Ａ1 ，Ａ2 ，Ａ3 で考える。
【００２８】図４の様にスレーブ１及びスレーブ８では
「００」「１１」の２ビットのシフトレジスタ１６を選
択する。
「００」「１１」の２ビットのシフトレジスタ１６を選
択する。
【００２９】又、スレーブ６とスレーブ７では「１０
０」と「１０１」の３ビットのシフトレジスタ１６を選
択する。
０」と「１０１」の３ビットのシフトレジスタ１６を選
択する。
【００３０】同様にスレーブ２とスレーブ３、スレーブ
４並にスレーブ５では「０１００」「０１０１」、「０
１１０」「０１１１」の４ビットのシフトレジスタ１６
を選択する。
４並にスレーブ５では「０１００」「０１０１」、「０
１１０」「０１１１」の４ビットのシフトレジスタ１６
を選択する。
【００３１】そして、ＣＰＵ１に接続される複数のスレ
ーブ１乃至スレーブ８の使用頻度に応じて使用頻度の多
いスレーブ装置１５ほど短いアドレスビットが選択され
る。即ち、スレーブ１及びスレーブ８の様に２ビットが
選択されることになる。以下使用頻度に応じて、スレー
ブ２乃至スレーブ７が選択されたものとする。
ーブ１乃至スレーブ８の使用頻度に応じて使用頻度の多
いスレーブ装置１５ほど短いアドレスビットが選択され
る。即ち、スレーブ１及びスレーブ８の様に２ビットが
選択されることになる。以下使用頻度に応じて、スレー
ブ２乃至スレーブ７が選択されたものとする。
【００３２】上述の図３の様にＣＴが「Ｈ」の時に例え
ばアドレスデータＡ0 〜Ａ3 がシフトレジスタ１６に取
り込まれ、スレーブ１及び８は３ビット以上のアドレス
データが入力されても図５Ａに示す様にＡ0 及びＡ1 の
アドレスデータしかみない。又、一番長いビット数のシ
フトレジスタ１６を有するスレーブ２乃至スレーブ５は
３ビット以下の短いアドレスデータが入力された時は図
５Ｂに示すように、Ａ 0 からビット数分だけをシフトレ
ジスタ１６に確保する。
ばアドレスデータＡ0 〜Ａ3 がシフトレジスタ１６に取
り込まれ、スレーブ１及び８は３ビット以上のアドレス
データが入力されても図５Ａに示す様にＡ0 及びＡ1 の
アドレスデータしかみない。又、一番長いビット数のシ
フトレジスタ１６を有するスレーブ２乃至スレーブ５は
３ビット以下の短いアドレスデータが入力された時は図
５Ｂに示すように、Ａ 0 からビット数分だけをシフトレ
ジスタ１６に確保する。
【００３３】上述の様に最も短い２ビットのシフトレジ
スタ１６を持ったスレーブ１及びスレーブ８では例えば
Ａ0 ，Ａ1 が他のスレーブと重なると複数のスレーブ装
置が同時に動作状態と成る可能性があるので、図４に示
すように、Ａ0 ，Ａ1 が「００」「１１」の時はＡ2 及
びＡ3 が来ない様に定め、Ａ0 ，Ａ1 が「１０」の時は
Ａ3 の「０」又は「１」が来ると定め、Ａ0 Ａ1 が「０
１」の時はＡ2 ，Ａ3 が「００」「０１」「１０」「１
１」を取り得ると定める。
スタ１６を持ったスレーブ１及びスレーブ８では例えば
Ａ0 ，Ａ1 が他のスレーブと重なると複数のスレーブ装
置が同時に動作状態と成る可能性があるので、図４に示
すように、Ａ0 ，Ａ1 が「００」「１１」の時はＡ2 及
びＡ3 が来ない様に定め、Ａ0 ，Ａ1 が「１０」の時は
Ａ3 の「０」又は「１」が来ると定め、Ａ0 Ａ1 が「０
１」の時はＡ2 ，Ａ3 が「００」「０１」「１０」「１
１」を取り得ると定める。
【００３４】即ち、定められた所定のＮビットのアドレ
ス長を上位を最小のｍビット（２ビット）以上に選択し
て下位をビットを振り分ける様に階層構造にすればよ
い。例えばＮ＝８ビットであれば上記４ビットを「００
００」「１１１１」を最短アドレスデータと定め下位の
４ビットを付加せず、上記４ビットが「０００１」の時
は下桁を１ビット付加して５ビットのアドレスデータと
する様に各スレーブのシフトレジスタ１６のビット数を
定めて置けば複数のスレーブ１乃至８が同時に動作する
様な不都合は生じないことになる。
ス長を上位を最小のｍビット（２ビット）以上に選択し
て下位をビットを振り分ける様に階層構造にすればよ
い。例えばＮ＝８ビットであれば上記４ビットを「００
００」「１１１１」を最短アドレスデータと定め下位の
４ビットを付加せず、上記４ビットが「０００１」の時
は下桁を１ビット付加して５ビットのアドレスデータと
する様に各スレーブのシフトレジスタ１６のビット数を
定めて置けば複数のスレーブ１乃至８が同時に動作する
様な不都合は生じないことになる。
【００３５】上述の様に夫々のシフトレジスタ１６でス
トアされ、ラッチ回路１７でラッチされ、更に比較回路
１８でアドレスデータが比較され、一致した比較信号１
８Ａによってタイミング制御回路１９はＤ／Ａ１５Ａ等
のスレーブ１乃至スレーブ８を動作させる制御信号（図
３ではＣＥ信号及びＬＯＡＤ信号）を出力しスレーブ装
置１５を動作させ、引続いてＤ／Ａの授受が行なわれる
様になる。
トアされ、ラッチ回路１７でラッチされ、更に比較回路
１８でアドレスデータが比較され、一致した比較信号１
８Ａによってタイミング制御回路１９はＤ／Ａ１５Ａ等
のスレーブ１乃至スレーブ８を動作させる制御信号（図
３ではＣＥ信号及びＬＯＡＤ信号）を出力しスレーブ装
置１５を動作させ、引続いてＤ／Ａの授受が行なわれる
様になる。
【００３６】上述の実施例ではスレーブ装置１５とし
て、複数の独立したＤ／Ａ１５Ａ，Ａ／Ｄ１５Ｂ，Ｐ／
Ｓ・ＲＥＧ１５Ｃ，‥‥Ｓ／Ｐ・ＲＥＧ１５Ｎ等を可変
長アドレスを選択して動作させる場合を説明したが、図
６の様に構成させた場合も可変長アドレス方式として機
能させることが出来る。
て、複数の独立したＤ／Ａ１５Ａ，Ａ／Ｄ１５Ｂ，Ｐ／
Ｓ・ＲＥＧ１５Ｃ，‥‥Ｓ／Ｐ・ＲＥＧ１５Ｎ等を可変
長アドレスを選択して動作させる場合を説明したが、図
６の様に構成させた場合も可変長アドレス方式として機
能させることが出来る。
【００３７】即ち、図６でスレーブ装置２１Ａ‥‥２１
ＮはＩ／Ｆ１６Ａを選択動作させる機能デバイスセレク
トアドレスと、これらＩ／Ｆ１６Ａ‥‥１６Ｎに階層構
造で接続されている各種部品、例えばＤ／Ａ１５Ａ1 ‥
‥１５Ａn1、Ａ／Ｄ１５Ｂ1 ‥‥１５Ａn2、Ｐ／Ｓ・Ｒ
ＥＧ１５Ｃ1 ‥‥１５Ｃn3、Ｓ／Ｐ・ＲＥＧ１５Ｎ1 ‥
‥１５ＮnN等を選択動作させるデバイスのデバイスアド
レスを異なるアドレス長に選択する様になす。
ＮはＩ／Ｆ１６Ａを選択動作させる機能デバイスセレク
トアドレスと、これらＩ／Ｆ１６Ａ‥‥１６Ｎに階層構
造で接続されている各種部品、例えばＤ／Ａ１５Ａ1 ‥
‥１５Ａn1、Ａ／Ｄ１５Ｂ1 ‥‥１５Ａn2、Ｐ／Ｓ・Ｒ
ＥＧ１５Ｃ1 ‥‥１５Ｃn3、Ｓ／Ｐ・ＲＥＧ１５Ｎ1 ‥
‥１５ＮnN等を選択動作させるデバイスのデバイスアド
レスを異なるアドレス長に選択する様になす。
【００３８】即ち、図６の様に例えばスレーブ装置２１
Ａは１個のＩ／Ｆ２０ＡとＤ／Ａ１５Ａ1 乃至１５Ａn
から構成される。
Ａは１個のＩ／Ｆ２０ＡとＤ／Ａ１５Ａ1 乃至１５Ａn
から構成される。
【００３９】ＣＰＵ１はスレーブ装置２１Ａを選択する
ために、先ず、８ビットのアドレスをシリアルバス２に
送出する。
ために、先ず、８ビットのアドレスをシリアルバス２に
送出する。
【００４０】次にＤ／Ａ１５Ａ1 乃至１５Ａn1中の一つ
を選択するために８ビットのアドレスをシリアルバス２
に送出する。
を選択するために８ビットのアドレスをシリアルバス２
に送出する。
【００４１】故に、通常は８＋８＝１６ビットのアドレ
スでＤ／Ａ１５Ａ1 乃至１５Ａn1の１つのデバイスが選
択される。
スでＤ／Ａ１５Ａ1 乃至１５Ａn1の１つのデバイスが選
択される。
【００４２】今、上述した様にＩ／Ｆ１６Ａが８ビット
で選択された時は他のＩ／Ｆ２０Ｂ乃至２０Ｎが選択さ
れるまではＩ／Ｆ２０Ａが有効であるからＩ／Ｆ２０Ａ
を８ビットのアドレスで選択した後はデバイスであるＤ
／Ａ１５Ａ1 乃至１５Ａn1の１つを選択する８ビットの
アドレスだけを送出すればよい。この場合も８ビットの
アドレスだけでＤ／Ａ１５Ａ1 〜１５Ａn の中の１つを
選択出来るので１６ビットのアドレスを送出するのに比
べて時間短縮が行なえることになる。
で選択された時は他のＩ／Ｆ２０Ｂ乃至２０Ｎが選択さ
れるまではＩ／Ｆ２０Ａが有効であるからＩ／Ｆ２０Ａ
を８ビットのアドレスで選択した後はデバイスであるＤ
／Ａ１５Ａ1 乃至１５Ａn1の１つを選択する８ビットの
アドレスだけを送出すればよい。この場合も８ビットの
アドレスだけでＤ／Ａ１５Ａ1 〜１５Ａn の中の１つを
選択出来るので１６ビットのアドレスを送出するのに比
べて時間短縮が行なえることになる。
【００４３】以下、スレーブ装置２１Ｂ乃至２１Ｎにつ
いても上述と同様の選択が行なえることは明らかであ
る。
いても上述と同様の選択が行なえることは明らかであ
る。
【００４４】依って、本発明の構成の場合は頻繁にアク
セスされるスレーブ装置ほど短いアドレスが割り付けら
れるのでデバイスの伝送効率は大幅に向上し、又通信シ
ステムの大きさに対応してアドレス長を自由に変えられ
るので拡張性に富んだシリアル通信方式が提供可能とな
る。
セスされるスレーブ装置ほど短いアドレスが割り付けら
れるのでデバイスの伝送効率は大幅に向上し、又通信シ
ステムの大きさに対応してアドレス長を自由に変えられ
るので拡張性に富んだシリアル通信方式が提供可能とな
る。
【００４５】
【発明の効果】本発明によれば頻繁にアクセスされるス
レーブ装置には短いアドレスが割り付けられ、使用頻度
の少ないスレーブ装置には比較的長いアドレスが割り付
けられるので、アドレスデータの次に伝送するデータの
伝送待時間は冗長なアドレスデータを持つ時間が短縮さ
れ、データの伝送効率が高められる。更に構築されるシ
ステムに応じてアドレスデータ長を変えられるのでシス
テム構築時の拡張性を増大させるシリアル通信方式が得
られる。
レーブ装置には短いアドレスが割り付けられ、使用頻度
の少ないスレーブ装置には比較的長いアドレスが割り付
けられるので、アドレスデータの次に伝送するデータの
伝送待時間は冗長なアドレスデータを持つ時間が短縮さ
れ、データの伝送効率が高められる。更に構築されるシ
ステムに応じてアドレスデータ長を変えられるのでシス
テム構築時の拡張性を増大させるシリアル通信方式が得
られる。
【図１】本発明のシリアル通信方式の一実施例を示すシ
ステム構成図である。
ステム構成図である。
【図２】本発明のシリアル通信方式の一実施例を示す全
体的系統図である。
体的系統図である。
【図３】本発明のシリアル通信方式の伝送フォーマット
と制御信号波形図である。
と制御信号波形図である。
【図４】本発明のシリアル通信方式に用いるアドレス割
り付け説明図である。
り付け説明図である。
【図５】本発明のシリアル通信方式に用いるシフトレジ
スタとアドレス長との関係説明図である。
スタとアドレス長との関係説明図である。
【図６】本発明のシリアル通信方式の他の実施例を示す
構成図である。
構成図である。
【図７】従来のシリアル通信方式の一つであり同期バス
方式の構成図である。
方式の構成図である。
【図８】従来のシリアル通信方式の一つであるＭバス方
式の構成図である。
式の構成図である。
【図９】従来のシリアル通信方式の一つであるＩ2 Ｃ及
びＩＭバス方式の構成図である。
びＩＭバス方式の構成図である。
１ ＣＰＵ ２ アドレスバス １５ スレーブ装置 １６ シフトレジスタ １７ ラッチ回路 １８ 比較回路 １９ タイミング制御回路
Claims (1)
- 【請求項１】 マイクロコンピュータとシリアルバスを
介して接続された複数の周辺部品間でデータの授受を行
なうシリアル通信方式に於いて、 上記マイクロコンピュータから上記複数の周辺部品へ上
記シリアルバスを介して伝送されるアドレス情報のビッ
ト数を階層分離して可変にしたことを特徴とするシリア
ル通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2396292A JPH05204848A (ja) | 1991-11-29 | 1992-02-10 | シリアル通信方式 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-316805 | 1991-11-29 | ||
| JP31680591 | 1991-11-29 | ||
| JP2396292A JPH05204848A (ja) | 1991-11-29 | 1992-02-10 | シリアル通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204848A true JPH05204848A (ja) | 1993-08-13 |
Family
ID=26361405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2396292A Pending JPH05204848A (ja) | 1991-11-29 | 1992-02-10 | シリアル通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204848A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440975B1 (ko) * | 2002-08-19 | 2004-07-21 | 삼성전자주식회사 | 직렬 데이터 전송방법 및 장치 |
| JP2005025767A (ja) * | 2003-07-03 | 2005-01-27 | Thomson Licensing Sa | バス接続を介してのランダムアクセスのための方法およびデータ構造 |
| US7535901B2 (en) | 2004-01-22 | 2009-05-19 | Seiko Epson Corporation | Data transfer control device and electronic instrument |
| JP2014114353A (ja) * | 2012-12-07 | 2014-06-26 | Kao Corp | 香料造粒物 |
-
1992
- 1992-02-10 JP JP2396292A patent/JPH05204848A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440975B1 (ko) * | 2002-08-19 | 2004-07-21 | 삼성전자주식회사 | 직렬 데이터 전송방법 및 장치 |
| JP2005025767A (ja) * | 2003-07-03 | 2005-01-27 | Thomson Licensing Sa | バス接続を介してのランダムアクセスのための方法およびデータ構造 |
| US7302509B2 (en) * | 2003-07-03 | 2007-11-27 | Thomson Licensing | Method and data structure for random access via a bus connection |
| CN100440187C (zh) * | 2003-07-03 | 2008-12-03 | 汤姆森特许公司 | 经由i2c总线随机访问设备中的单元的方法 |
| US7535901B2 (en) | 2004-01-22 | 2009-05-19 | Seiko Epson Corporation | Data transfer control device and electronic instrument |
| JP2014114353A (ja) * | 2012-12-07 | 2014-06-26 | Kao Corp | 香料造粒物 |
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