JPH056335A - 装置間インタフエース方式 - Google Patents
装置間インタフエース方式Info
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- JPH056335A JPH056335A JP15501191A JP15501191A JPH056335A JP H056335 A JPH056335 A JP H056335A JP 15501191 A JP15501191 A JP 15501191A JP 15501191 A JP15501191 A JP 15501191A JP H056335 A JPH056335 A JP H056335A
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Abstract
(57)【要約】
【構成】第１の装置１０５では送信部に設定された所定
データ長のパラレルな送信データを第２の装置１０６か
らの制御により第２のクロックＣＬＫ２のタイミングで
シリアルデータＳＩＲＩＵ，ＳＩＲＩＬに変換する切り
替え回路ＳＥＬＵ，ＳＥＬＬは、このシライルデータへ
の変換を第１のクロックＣＬＫ１に対して任意に設定可
能なｘ倍周期間で第２の装置１０６へ転送可能なシリア
ルデータのビット数単位、即ちｍ≦ｘｎであるｍビット
単位に分割して行う。第２の装置１０６では、第１の装
置１０５からのｍビット単位に分割されたシリアルデー
タを第２のクロックＣＬＫ２のタイミングでシリアルに
受信して、所定データ長のパラレルデータに変換する。 【効果】データ転送の性能低下を最低限に抑えつつ、イ
ンタフェースのシリアル化によりインタフェース線の数
を大幅に削減することができるので電子装置の小型化が
できる。
データ長のパラレルな送信データを第２の装置１０６か
らの制御により第２のクロックＣＬＫ２のタイミングで
シリアルデータＳＩＲＩＵ，ＳＩＲＩＬに変換する切り
替え回路ＳＥＬＵ，ＳＥＬＬは、このシライルデータへ
の変換を第１のクロックＣＬＫ１に対して任意に設定可
能なｘ倍周期間で第２の装置１０６へ転送可能なシリア
ルデータのビット数単位、即ちｍ≦ｘｎであるｍビット
単位に分割して行う。第２の装置１０６では、第１の装
置１０５からのｍビット単位に分割されたシリアルデー
タを第２のクロックＣＬＫ２のタイミングでシリアルに
受信して、所定データ長のパラレルデータに変換する。 【効果】データ転送の性能低下を最低限に抑えつつ、イ
ンタフェースのシリアル化によりインタフェース線の数
を大幅に削減することができるので電子装置の小型化が
できる。
Description
【０００１】
【産業上の利用分野】本発明は装置間インタフェース方
式に関し、特に電子装置が異なる周期のクロックをもと
にして動作しており、周期の長いクロックで動作する装
置から、周期の短いクロックで動作する装置に対してデ
ータを転送する装置間インタフェース方式に関する。
式に関し、特に電子装置が異なる周期のクロックをもと
にして動作しており、周期の長いクロックで動作する装
置から、周期の短いクロックで動作する装置に対してデ
ータを転送する装置間インタフェース方式に関する。
【０００２】
【従来の技術】従来のこの種の装置間インタフェースに
おいて、電子装置、特にコンピュータは、より高速な処
理能力が求められており、特に高速動作が求められるコ
ンピュータの中央処理装置は高速化の一手段として、動
作クロックに周期の短い高周波数のクロックを用いる方
法がある。一方、メモリチップのアクセス性能やＩ／Ｏ
デバイスのアクセス性能は、コンピュータの中央処理装
置ほどの改善はされていない。従ってメモリ制御装置や
Ｉ／Ｏ制御装置はこのギャップに対応するため周期の長
い低周波数のクロックで動作するのが一般的である。こ
の様なケースでは、中央処理装置とメモリ制御装置、ま
たは中央処理装置とＩ／Ｏ制御装置とのインタフェース
の様な、高周波数のクロックで動作する装置と低周波数
のクロックで動作する装置間のインタフェースを制御す
る必要がある。この装置間インタフェース方式の制御動
作を図４で説明する。
おいて、電子装置、特にコンピュータは、より高速な処
理能力が求められており、特に高速動作が求められるコ
ンピュータの中央処理装置は高速化の一手段として、動
作クロックに周期の短い高周波数のクロックを用いる方
法がある。一方、メモリチップのアクセス性能やＩ／Ｏ
デバイスのアクセス性能は、コンピュータの中央処理装
置ほどの改善はされていない。従ってメモリ制御装置や
Ｉ／Ｏ制御装置はこのギャップに対応するため周期の長
い低周波数のクロックで動作するのが一般的である。こ
の様なケースでは、中央処理装置とメモリ制御装置、ま
たは中央処理装置とＩ／Ｏ制御装置とのインタフェース
の様な、高周波数のクロックで動作する装置と低周波数
のクロックで動作する装置間のインタフェースを制御す
る必要がある。この装置間インタフェース方式の制御動
作を図４で説明する。
【０００３】図４は周期の長いクロックで動作する装置
２０５（ＵＮＩＴ１）と周期の短いクロックで動作する
装置２０６（ＵＮＩＴ２）との間の装置間インタフェー
スである。このインタフェースは周期の長いクロックの
タイミングを周期の短いクロックで動作している装置Ｕ
ＮＩＴ２に認識させてタイミングを制御する。クロック
生成部２０１は、周期の長いクロックＣＬＫ１を装置Ｕ
ＮＩＴ１に分配し、周期の短いクロックＣＬＫ２を装置
ＵＮＩＴ２に分配している。また装置ＵＮＩＴ１に対し
て周期の長いクロックＣＬＫ１のタイミングを通知する
タイミング識別信号ＤＥＦを分配する。
２０５（ＵＮＩＴ１）と周期の短いクロックで動作する
装置２０６（ＵＮＩＴ２）との間の装置間インタフェー
スである。このインタフェースは周期の長いクロックの
タイミングを周期の短いクロックで動作している装置Ｕ
ＮＩＴ２に認識させてタイミングを制御する。クロック
生成部２０１は、周期の長いクロックＣＬＫ１を装置Ｕ
ＮＩＴ１に分配し、周期の短いクロックＣＬＫ２を装置
ＵＮＩＴ２に分配している。また装置ＵＮＩＴ１に対し
て周期の長いクロックＣＬＫ１のタイミングを通知する
タイミング識別信号ＤＥＦを分配する。
【０００４】図５（ａ），（ｂ）は従来例の動作のタイ
ミングチャートであり、装置ＵＮＩＴ２から装置ＵＮＩ
Ｔ１へのデータ転送を説明すると、装置ＵＮＩＴ２のデ
ータ送信レジスタＳＤＲ２へのデータセットはタイミン
グ認識信号ＤＥＦが“１”であるタイミングａでおこな
われる。よってＳＤＲ２の値“Ｂ”は次のＤＥＦのタイ
ミングｂの周期の長いクロックＣＬＫ１の周期の間まで
ＳＤＲ２レジスタに格納されている。装置ＵＮＩＴ１は
このＳＤＲ２の出力をタイミングｃでデータ受信レジス
タＲＤＲ１に取り込むことができる。次に装置ＵＮＩＴ
１から装置ＵＮＩＴ２へのデータ転送を説明すると、ク
ロックＣＬＫ１のタイミングでデータ送信レジスタＳＤ
Ｒ１に格納されたデータを装置ＵＮＩＴ２はタイミング
識別信号ＤＥＦが“１”のときにデータ受信レジスタＲ
ＤＲ２に取り込む。
ミングチャートであり、装置ＵＮＩＴ２から装置ＵＮＩ
Ｔ１へのデータ転送を説明すると、装置ＵＮＩＴ２のデ
ータ送信レジスタＳＤＲ２へのデータセットはタイミン
グ認識信号ＤＥＦが“１”であるタイミングａでおこな
われる。よってＳＤＲ２の値“Ｂ”は次のＤＥＦのタイ
ミングｂの周期の長いクロックＣＬＫ１の周期の間まで
ＳＤＲ２レジスタに格納されている。装置ＵＮＩＴ１は
このＳＤＲ２の出力をタイミングｃでデータ受信レジス
タＲＤＲ１に取り込むことができる。次に装置ＵＮＩＴ
１から装置ＵＮＩＴ２へのデータ転送を説明すると、ク
ロックＣＬＫ１のタイミングでデータ送信レジスタＳＤ
Ｒ１に格納されたデータを装置ＵＮＩＴ２はタイミング
識別信号ＤＥＦが“１”のときにデータ受信レジスタＲ
ＤＲ２に取り込む。
【０００５】次にインタフェース信号数の削減方法につ
いて説明する。電子装置、特にコンピュータの小型化、
高密度化に対する要求はますます高まっており、これは
大規模ＬＳＩ等の採用によってかなり改善されてきてい
る。そして論理回路の改善による小型化の一手段とし
て、インタフェースの信号数を削減するための、シリア
ルインタフェース方式が一般的な技術として揚げられ
る。このシリアルインタフェース方式を図６，図７を参
照して説明する。図６で装置４０５（ＵＮＩＴ１）は周
期の長いクロックＣＬＫ１で動作し、装置４０６（ＵＮ
ＩＴ２）は周期の短いクロックＣＬＫ２で動作する。ま
た装置ＵＮＩＴ２はＣＬＫ１のタイミングを認識するた
めにタイミング認識信号ＤＥＦを受けて装置間のインタ
フェース動作を制御する。装置ＵＮＩＴ１におけるパラ
レルデータからシリアルデータへの変換はシフトレジス
タ４０８ＳＦＴＲ１で行われ、装置ＵＮＩＴ２における
受信データのシリアルからパラレルへの変換はシフトレ
ジスタ４０９ＳＦＴＲ２で行われる。装置間インタフェ
ース線４１１ＳＩＲＩは１ビットのシリアルインタフェ
ースである。
いて説明する。電子装置、特にコンピュータの小型化、
高密度化に対する要求はますます高まっており、これは
大規模ＬＳＩ等の採用によってかなり改善されてきてい
る。そして論理回路の改善による小型化の一手段とし
て、インタフェースの信号数を削減するための、シリア
ルインタフェース方式が一般的な技術として揚げられ
る。このシリアルインタフェース方式を図６，図７を参
照して説明する。図６で装置４０５（ＵＮＩＴ１）は周
期の長いクロックＣＬＫ１で動作し、装置４０６（ＵＮ
ＩＴ２）は周期の短いクロックＣＬＫ２で動作する。ま
た装置ＵＮＩＴ２はＣＬＫ１のタイミングを認識するた
めにタイミング認識信号ＤＥＦを受けて装置間のインタ
フェース動作を制御する。装置ＵＮＩＴ１におけるパラ
レルデータからシリアルデータへの変換はシフトレジス
タ４０８ＳＦＴＲ１で行われ、装置ＵＮＩＴ２における
受信データのシリアルからパラレルへの変換はシフトレ
ジスタ４０９ＳＦＴＲ２で行われる。装置間インタフェ
ース線４１１ＳＩＲＩは１ビットのシリアルインタフェ
ースである。
【０００６】転送タイミングは図７に示す通りであり、
装置（ＵＮＩＴ１）のパラレルデータレジスタＰＡＲＡ
１に格納されたデータは、ＣＬＫ１のタイミングで１ビ
ットずつシリアルに装置ＵＮＩＴ２へ送信される。装置
ＵＮＩＴ２ではＤＥＦのタイミングで１ビットずつシリ
アルに受信し、全ビット受信して初めて、これをパラレ
ルデータレジスタＰＡＲＡ２にセットする。
装置（ＵＮＩＴ１）のパラレルデータレジスタＰＡＲＡ
１に格納されたデータは、ＣＬＫ１のタイミングで１ビ
ットずつシリアルに装置ＵＮＩＴ２へ送信される。装置
ＵＮＩＴ２ではＤＥＦのタイミングで１ビットずつシリ
アルに受信し、全ビット受信して初めて、これをパラレ
ルデータレジスタＰＡＲＡ２にセットする。
【０００７】
【発明が解決しようとする課題】上述した従来の装置間
インタフェース方式において、パラレルインタフェース
の場合は１６本のデータ線が必要であり、電子装置の高
密度化による小型化が難しいという欠点がある。
インタフェース方式において、パラレルインタフェース
の場合は１６本のデータ線が必要であり、電子装置の高
密度化による小型化が難しいという欠点がある。
【０００８】またシリアルインタフェースの場合は、パ
ラレルインタフェース方式に比べてデータ線の数を大幅
に削減することが可能であるが、送信するビット数倍の
データ転送時間が必要となり、インタフェースの性能が
非常に落ちるという欠点がある。
ラレルインタフェース方式に比べてデータ線の数を大幅
に削減することが可能であるが、送信するビット数倍の
データ転送時間が必要となり、インタフェースの性能が
非常に落ちるという欠点がある。
【０００９】
【課題を解決するための手段】本発明の装置間インタフ
ェース方式は、第１のクロックのタイミングで動作する
第１の装置と、前記第１のクロックの１／ｎ倍の周期で
ある第２のクロックのタミングで動作する第２の装置と
のデータ転送のインタフェースにおいて、前記第１の装
置は前記第２の装置に対して送信する所定ビット長のパ
ラレルデータをｍ（ｍ≦ｘｎ）ビット単位毎にシリアル
データに変換する第１の切り替え手段と、この第１の切
り替え手段により変換されたシリアルデータを前記第２
の装置に対して送信するｍビット単位毎のシリアルデー
タインタフェース線と、前記所定ビット長のパラレルデ
ータを前記第１のクロックに対して任意に設定可能なｘ
倍周期間だけ保持しデータ更新を抑止するデータ保持手
段と、このデータ保持手段によりｘ倍周期間保持される
前記所定ビット長のパラレルデータの更新タイミングを
前記第２の装置に通知するデータ更新通知手段とを有
し、前記第２の装置は前記データ更新通知により前記第
１の装置でのデータ更新タイミングを認識し前記シリア
ルデータインタフェースにより送信されたシリアルデー
タを前記第２のクロックのタイミングでシリアルに受信
しｍビット単位毎のパラレルデータに変換する第２の切
り替え手段と、前記第１の切り替え手段に対するデータ
切り替え指示及び前記第２の切り替え手段に対するデー
タ切り替え指示を前記第２のクロックのタイミングで実
行するデータ変換制御手段と、このデータ変換制御手段
による前記第１の切り替え手段に対するデータ切り替え
指示を前記第１の装置に送信するデータ切り替え指示手
段とを有する。
ェース方式は、第１のクロックのタイミングで動作する
第１の装置と、前記第１のクロックの１／ｎ倍の周期で
ある第２のクロックのタミングで動作する第２の装置と
のデータ転送のインタフェースにおいて、前記第１の装
置は前記第２の装置に対して送信する所定ビット長のパ
ラレルデータをｍ（ｍ≦ｘｎ）ビット単位毎にシリアル
データに変換する第１の切り替え手段と、この第１の切
り替え手段により変換されたシリアルデータを前記第２
の装置に対して送信するｍビット単位毎のシリアルデー
タインタフェース線と、前記所定ビット長のパラレルデ
ータを前記第１のクロックに対して任意に設定可能なｘ
倍周期間だけ保持しデータ更新を抑止するデータ保持手
段と、このデータ保持手段によりｘ倍周期間保持される
前記所定ビット長のパラレルデータの更新タイミングを
前記第２の装置に通知するデータ更新通知手段とを有
し、前記第２の装置は前記データ更新通知により前記第
１の装置でのデータ更新タイミングを認識し前記シリア
ルデータインタフェースにより送信されたシリアルデー
タを前記第２のクロックのタイミングでシリアルに受信
しｍビット単位毎のパラレルデータに変換する第２の切
り替え手段と、前記第１の切り替え手段に対するデータ
切り替え指示及び前記第２の切り替え手段に対するデー
タ切り替え指示を前記第２のクロックのタイミングで実
行するデータ変換制御手段と、このデータ変換制御手段
による前記第１の切り替え手段に対するデータ切り替え
指示を前記第１の装置に送信するデータ切り替え指示手
段とを有する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。
る。図１は本発明の一実施例のブロック図である。
【００１１】第１の実施例は、クロック生成部１０１か
らの周期の長い第１のクロックＣＬＫ１で動作する第１
の装置１０５と、第１のクロックＣＬＫ１の１／ｎ倍の
周期である第２のクロックＣＬＫ２で動作する第２の装
置１０６とを有し、第２の装置１０６は第１のクロック
ＣＬＫ１のタイミングを認識するためのタイミング識別
信号ＤＥＦを受信し互いの装置間インタフェースを制御
する。パラレルデータのレジスタＰＡＲＡ１は第１の装
置１０５からの送信データが設定される。レジスタＰＡ
ＲＡ１に格納されたデータは切り替え回路ＳＥＬＵ，Ｓ
ＥＬＬにてシリアルデータＳＩＲＩＵ，ＳＩＲＩＬに変
換され第２の装置１０６へ送信される。第２の装置１０
６はこれをシフトレジスタＳＦＴＲＵ，ＳＦＴＲＬで順
次受信しパラレルデータに戻してパラレルデータレジス
タＰＡＲＡ２に格納する。以上１回のデータ転送動作の
流れを示した。次に第１の装置１０５と第２の装置１０
６のクロックの比率１／ｎとデータ転送制御動作につい
て説明する。
らの周期の長い第１のクロックＣＬＫ１で動作する第１
の装置１０５と、第１のクロックＣＬＫ１の１／ｎ倍の
周期である第２のクロックＣＬＫ２で動作する第２の装
置１０６とを有し、第２の装置１０６は第１のクロック
ＣＬＫ１のタイミングを認識するためのタイミング識別
信号ＤＥＦを受信し互いの装置間インタフェースを制御
する。パラレルデータのレジスタＰＡＲＡ１は第１の装
置１０５からの送信データが設定される。レジスタＰＡ
ＲＡ１に格納されたデータは切り替え回路ＳＥＬＵ，Ｓ
ＥＬＬにてシリアルデータＳＩＲＩＵ，ＳＩＲＩＬに変
換され第２の装置１０６へ送信される。第２の装置１０
６はこれをシフトレジスタＳＦＴＲＵ，ＳＦＴＲＬで順
次受信しパラレルデータに戻してパラレルデータレジス
タＰＡＲＡ２に格納する。以上１回のデータ転送動作の
流れを示した。次に第１の装置１０５と第２の装置１０
６のクロックの比率１／ｎとデータ転送制御動作につい
て説明する。
【００１２】図１〜図３において、第１の装置１０５と
第２の装置１０６の第１のクロックＣＬＫ１と第２のク
ロックＣＬＫ２の周期の比率が１０：１の場合の装置間
インタフェースを説明する。装置間転送データは１６ビ
ット長のデータである。従ってレジスタＰＡＲＡ１，Ｐ
ＡＲＡ２はそれぞれ１６ビット長のレジスタである。レ
ジスタＰＡＲＡ１の出力をシリアルデータに変換する切
り替え回路は、レジスタＰＡＲＡ１の上位８ビットを変
換するＳＥＬＵと下位８ビットを変換するＳＥＬＬとか
ら構成されている。第１の装置１０５から第２の装置１
０６への８ビット単位のシリアルデータ転送は第１のク
ロックＣＬＫ１の１周期間で実行される。１周期モード
は第１の装置１０５のタイミング制御部（ＴＭＧ）１０
８に設定されており、タイミング制御部１０８の制御に
よりレジスタＰＡＲＡ１の格納データが更新される。こ
れらの切り替え回路ＳＥＬＵ，ＳＥＬＬは切り替え信号
ＣＮＴＬ（０），（１），（２）の３ビットの値がタイ
ムチャートに示す通り、“０００”→“００１”→“０
１０”→“０１１”→“１００”→“１０１”→“１１
０”→“１１１”と切り替わることにより切り替え回路
ＳＥＬＵはレジスタＰＡＲＡ１のビット出力を（０）→
（１）→（２）→（３）→（４）→（５）→（６）→
（７）と順次選択し、レジスタＳＥＬＬは（８）→
（９）→（１０）→（１１）→（１２）→（１３）→
（１４）→（１５）と順次選択してシリアルデータＳＩ
ＲＩＵ，ＳＩＲＩＬの２ビットに変換する。切り替え制
御信号ＣＮＴＬ（０），（１），（２）は第２の装置１
０６のデータ変換制御部（ＣＮＴ）１１５で生成され
る。よって切り替え回路ＳＥＬＵ，ＳＥＬＬでの変換は
第２のクロックＣＬＫ２のタイミングで行われる。即ち
第１のクロックＣＬＫ１の１周期間に、ＰＡＲＡ１レジ
スタに格納されている送出データは、１／１０倍周期の
第２のクロックＣＬＫ２のタイミング８ビット単位でシ
リアルデータＳＩＲＩＵ，ＳＩＲＩＬに変換され、第２
の装置１０６へ送出される。
第２の装置１０６の第１のクロックＣＬＫ１と第２のク
ロックＣＬＫ２の周期の比率が１０：１の場合の装置間
インタフェースを説明する。装置間転送データは１６ビ
ット長のデータである。従ってレジスタＰＡＲＡ１，Ｐ
ＡＲＡ２はそれぞれ１６ビット長のレジスタである。レ
ジスタＰＡＲＡ１の出力をシリアルデータに変換する切
り替え回路は、レジスタＰＡＲＡ１の上位８ビットを変
換するＳＥＬＵと下位８ビットを変換するＳＥＬＬとか
ら構成されている。第１の装置１０５から第２の装置１
０６への８ビット単位のシリアルデータ転送は第１のク
ロックＣＬＫ１の１周期間で実行される。１周期モード
は第１の装置１０５のタイミング制御部（ＴＭＧ）１０
８に設定されており、タイミング制御部１０８の制御に
よりレジスタＰＡＲＡ１の格納データが更新される。こ
れらの切り替え回路ＳＥＬＵ，ＳＥＬＬは切り替え信号
ＣＮＴＬ（０），（１），（２）の３ビットの値がタイ
ムチャートに示す通り、“０００”→“００１”→“０
１０”→“０１１”→“１００”→“１０１”→“１１
０”→“１１１”と切り替わることにより切り替え回路
ＳＥＬＵはレジスタＰＡＲＡ１のビット出力を（０）→
（１）→（２）→（３）→（４）→（５）→（６）→
（７）と順次選択し、レジスタＳＥＬＬは（８）→
（９）→（１０）→（１１）→（１２）→（１３）→
（１４）→（１５）と順次選択してシリアルデータＳＩ
ＲＩＵ，ＳＩＲＩＬの２ビットに変換する。切り替え制
御信号ＣＮＴＬ（０），（１），（２）は第２の装置１
０６のデータ変換制御部（ＣＮＴ）１１５で生成され
る。よって切り替え回路ＳＥＬＵ，ＳＥＬＬでの変換は
第２のクロックＣＬＫ２のタイミングで行われる。即ち
第１のクロックＣＬＫ１の１周期間に、ＰＡＲＡ１レジ
スタに格納されている送出データは、１／１０倍周期の
第２のクロックＣＬＫ２のタイミング８ビット単位でシ
リアルデータＳＩＲＩＵ，ＳＩＲＩＬに変換され、第２
の装置１０６へ送出される。
【００１３】次に第２の装置１０６では、シリアルデー
タが第２のクロックＣＬＫ２のタイミングで切り替わる
ごとに、シリアルデータＳＩＲＩＵをシフトレジスタＳ
ＦＴＲＵのビット（７）で受信し、シリアルデータＳＩ
ＲＩＬをシフトレジスタＳＦＴＲＬのビット（１５）で
受信する。そして受信されたデータが、シフトジスタＳ
ＦＴＲＵではビット（７）→（６）→（５）→（４）→
（３）→（２）→（１）→（０）とシフトし、ＳＦＴＲ
Ｌではビット（１５）→（１４）→（１３）→（１２）
→（１１）→（１０）→（９）→（８）と順次シフトし
ていくことにより、シリアルデータが各シフトレジスタ
に取り込まれる。シリアルデータの全ビットがシフトレ
ジスタＳＦＴＲＵとＳＦＴＲＬとに取り込まれて初め
て、この値がセット信号ＳＥＴのタイミングでパラレル
データレジスタＰＡＲＡ２にセットされる。データ変換
制御部１１３はデータ更新通知ＳＥＴＤが有効な場合
に、タイミング識別信号ＤＥＦのタイミングでＣＮＴＬ
（０），（１），（２）信号の切り替えを開始し、次の
タイミング識別信号ＤＥＦのタイミングでセット信号Ｓ
ＥＴを生成する。
タが第２のクロックＣＬＫ２のタイミングで切り替わる
ごとに、シリアルデータＳＩＲＩＵをシフトレジスタＳ
ＦＴＲＵのビット（７）で受信し、シリアルデータＳＩ
ＲＩＬをシフトレジスタＳＦＴＲＬのビット（１５）で
受信する。そして受信されたデータが、シフトジスタＳ
ＦＴＲＵではビット（７）→（６）→（５）→（４）→
（３）→（２）→（１）→（０）とシフトし、ＳＦＴＲ
Ｌではビット（１５）→（１４）→（１３）→（１２）
→（１１）→（１０）→（９）→（８）と順次シフトし
ていくことにより、シリアルデータが各シフトレジスタ
に取り込まれる。シリアルデータの全ビットがシフトレ
ジスタＳＦＴＲＵとＳＦＴＲＬとに取り込まれて初め
て、この値がセット信号ＳＥＴのタイミングでパラレル
データレジスタＰＡＲＡ２にセットされる。データ変換
制御部１１３はデータ更新通知ＳＥＴＤが有効な場合
に、タイミング識別信号ＤＥＦのタイミングでＣＮＴＬ
（０），（１），（２）信号の切り替えを開始し、次の
タイミング識別信号ＤＥＦのタイミングでセット信号Ｓ
ＥＴを生成する。
【００１４】図３は第２の実施例の動作説明のためのタ
イミング図であり、第１の装置１０５と第２の装置１０
６のクロック周期の比率、即ち第１のクロックＣＬＫ１
と第２のクロックＣＬＫ２の周期の比率が５：１の場合
の装置間インタフェースを説明する。ＰＡＲＡ１レジス
タの出力をシリアルデータに変換する切り替え回路は、
上位８ビットを変換するＳＵＬＵと下位８ビットを変換
するＳＥＬＬの８ビット単位の切り替え回路から構成さ
れている。クロック比率を考慮するとこの８ビット単位
のシリアルデータ転送は第１のクロックＣＬＫ１の２倍
周期で実行できる。２倍周期モードは第１の装置１０５
のタイミング制御部１０８に設定され、このタイミング
制御部１０８の制御によりレジスタＰＡＲＡ１に格納さ
れているデータは２周期間ホールドされる。切り替え回
路ＳＥＬＵとＳＵＬＬとは切り替え信号ＣＮＴＬ
（０），（１），（２）の３ビットがタイムチャートに
示す通り、“０００”→“００１”→“０１０”→“０
１１”→“１００”→“１０１”→“１１０”→“１１
１”と切り替わることにより、ＳＥＬＵはレジスタＰＡ
ＲＡ１のビット出力を（０）→（１）→（２）→（３）
→（４）→（５）→（６）→（７）と選択し、またＳＥ
ＬＬは（８）→（９）→（１０）→（１１）→（１２）
→（１３）→（１４）→（１５）と順次選択して、シリ
アルデータＳＩＲＩＵ，ＳＩＲＩＬに変換出力する。切
り替え制御信号ＣＮＴＬ（０），（１），（２）は第２
の装置１０６のデータ変換制御部１１５で生成される。
よって切り替え回路ＳＥＬＵ，ＳＥＬＬでの変換は第２
のクロックＣＬＫ２のタイミングで行われる。即ち第１
のクロックＣＬＫ１の１周期の間に、レジスタＰＡＲＡ
１に格納されている送出データは、１／５倍周期の第２
のクロックＣＬＫ２のタイミングで、８ビット単位でシ
リアルデータＳＩＲＩＵと、ＳＩＲＩＬに変換され、第
２の装置１０６へ送出される。
イミング図であり、第１の装置１０５と第２の装置１０
６のクロック周期の比率、即ち第１のクロックＣＬＫ１
と第２のクロックＣＬＫ２の周期の比率が５：１の場合
の装置間インタフェースを説明する。ＰＡＲＡ１レジス
タの出力をシリアルデータに変換する切り替え回路は、
上位８ビットを変換するＳＵＬＵと下位８ビットを変換
するＳＥＬＬの８ビット単位の切り替え回路から構成さ
れている。クロック比率を考慮するとこの８ビット単位
のシリアルデータ転送は第１のクロックＣＬＫ１の２倍
周期で実行できる。２倍周期モードは第１の装置１０５
のタイミング制御部１０８に設定され、このタイミング
制御部１０８の制御によりレジスタＰＡＲＡ１に格納さ
れているデータは２周期間ホールドされる。切り替え回
路ＳＥＬＵとＳＵＬＬとは切り替え信号ＣＮＴＬ
（０），（１），（２）の３ビットがタイムチャートに
示す通り、“０００”→“００１”→“０１０”→“０
１１”→“１００”→“１０１”→“１１０”→“１１
１”と切り替わることにより、ＳＥＬＵはレジスタＰＡ
ＲＡ１のビット出力を（０）→（１）→（２）→（３）
→（４）→（５）→（６）→（７）と選択し、またＳＥ
ＬＬは（８）→（９）→（１０）→（１１）→（１２）
→（１３）→（１４）→（１５）と順次選択して、シリ
アルデータＳＩＲＩＵ，ＳＩＲＩＬに変換出力する。切
り替え制御信号ＣＮＴＬ（０），（１），（２）は第２
の装置１０６のデータ変換制御部１１５で生成される。
よって切り替え回路ＳＥＬＵ，ＳＥＬＬでの変換は第２
のクロックＣＬＫ２のタイミングで行われる。即ち第１
のクロックＣＬＫ１の１周期の間に、レジスタＰＡＲＡ
１に格納されている送出データは、１／５倍周期の第２
のクロックＣＬＫ２のタイミングで、８ビット単位でシ
リアルデータＳＩＲＩＵと、ＳＩＲＩＬに変換され、第
２の装置１０６へ送出される。
【００１５】次に第２の装置１０６では、シリアルデー
タが第２のクロックＣＬＫ２のタイミングで切り替わる
ごとに、シリアルデータＳＩＲＩＵをシフトレジスタＳ
ＦＴＲＵのビット（７）で受信し、シリアルデータＳＩ
ＲＩＬをシフトレジスタＳＦＴＲＬのビット（１５）で
受信する。そして受信されたデータが、ＳＦＴＲＵでは
ビット（７）→（６）→（５）→（４）→（３）→
（２）→（１）→（０）と、ＳＦＴＲＬではビット（１
５）→（１４）→（１３）→（１２）→（１１）→（１
０）→（９）→（８）と順次シフトしていくことによ
り、シリアルデータが各シフトレジスタに取り込まれ
る。シリアルデータの全ビットがシフトレジスタＳＦＴ
ＲＵとＳＦＴＲＬとに取り込まれて初めて、この値がセ
ット信号ＳＥＴのタイミングでレジスタＰＡＲＡ２にセ
ットされる。データ変換制御部１１５はデータ更新通知
ＳＥＴが有効な場合に、タイミング識別信号ＤＥＦのタ
イミングでＣＮＴＬ（０），（１），（２）信号ＢＳＹ
の切り替えを開始し、２周期目のＤＥＦのタイミングで
ＳＥＴ信号ＨＬＤを生成する。
タが第２のクロックＣＬＫ２のタイミングで切り替わる
ごとに、シリアルデータＳＩＲＩＵをシフトレジスタＳ
ＦＴＲＵのビット（７）で受信し、シリアルデータＳＩ
ＲＩＬをシフトレジスタＳＦＴＲＬのビット（１５）で
受信する。そして受信されたデータが、ＳＦＴＲＵでは
ビット（７）→（６）→（５）→（４）→（３）→
（２）→（１）→（０）と、ＳＦＴＲＬではビット（１
５）→（１４）→（１３）→（１２）→（１１）→（１
０）→（９）→（８）と順次シフトしていくことによ
り、シリアルデータが各シフトレジスタに取り込まれ
る。シリアルデータの全ビットがシフトレジスタＳＦＴ
ＲＵとＳＦＴＲＬとに取り込まれて初めて、この値がセ
ット信号ＳＥＴのタイミングでレジスタＰＡＲＡ２にセ
ットされる。データ変換制御部１１５はデータ更新通知
ＳＥＴが有効な場合に、タイミング識別信号ＤＥＦのタ
イミングでＣＮＴＬ（０），（１），（２）信号ＢＳＹ
の切り替えを開始し、２周期目のＤＥＦのタイミングで
ＳＥＴ信号ＨＬＤを生成する。
【００１６】このようにすると、第１の実施例では第１
の装置１０５から第２の装置１０６への１６ビットのデ
ータ転送を第１のクロックＣＬＫ１の１周期で行うこと
ができ、しかもシリアルデータ線２ビット（ＳＩＲＩ
Ｕ，ＳＩＲＩＬ）と切り替え制御３ビット（ＣＮＴＬ
（０），（１），（２））とデータ更新通知ＳＥＴの計
６本のハードウエア・インタフェース線で実現できる。
の装置１０５から第２の装置１０６への１６ビットのデ
ータ転送を第１のクロックＣＬＫ１の１周期で行うこと
ができ、しかもシリアルデータ線２ビット（ＳＩＲＩ
Ｕ，ＳＩＲＩＬ）と切り替え制御３ビット（ＣＮＴＬ
（０），（１），（２））とデータ更新通知ＳＥＴの計
６本のハードウエア・インタフェース線で実現できる。
【００１７】また、第２の実施例では第１の装置１０５
から第２の装置１０６への１６ビットのデータ転送を第
１のクロックの２周期間で行い、しかもシリアルデータ
線２ビット（ＳＩＲＩＵ，ＳＩＲＩＬ）と、切り替え制
御線３ビット（ＣＮＴＬ（０），（１），（２））と、
データ更新通知ＳＥＴの計６本のバードウエア・インタ
フェース線で実現できる。
から第２の装置１０６への１６ビットのデータ転送を第
１のクロックの２周期間で行い、しかもシリアルデータ
線２ビット（ＳＩＲＩＵ，ＳＩＲＩＬ）と、切り替え制
御線３ビット（ＣＮＴＬ（０），（１），（２））と、
データ更新通知ＳＥＴの計６本のバードウエア・インタ
フェース線で実現できる。
【００１８】従来例ではパラレル・インタフェースの場
合は、同性能ではあるが１６本のデータ線が必要であ
り、またシリアル・インタフェースの場合はハードウエ
ア線は１本でよいが、１６倍の転送時間が必要であっ
た。本実施例ではパラレル・インタフェースと同性能ま
たは性能低下を最低限に抑えつつハードウエア・インタ
フェース線を大幅に削減することが可能である。またク
ロック周期の異なる複数種の電子装置に対して接続して
も、データ転送の周期をに任意に設定可能とすることに
より、複数の電子装置に共用して接続可能な装置を提供
できる。
合は、同性能ではあるが１６本のデータ線が必要であ
り、またシリアル・インタフェースの場合はハードウエ
ア線は１本でよいが、１６倍の転送時間が必要であっ
た。本実施例ではパラレル・インタフェースと同性能ま
たは性能低下を最低限に抑えつつハードウエア・インタ
フェース線を大幅に削減することが可能である。またク
ロック周期の異なる複数種の電子装置に対して接続して
も、データ転送の周期をに任意に設定可能とすることに
より、複数の電子装置に共用して接続可能な装置を提供
できる。
【００１９】
【発明の効果】以上説明したように本発明は、周期の長
い第１のクロックで動作する第１の装置から周期の短い
第２のクロックで動作する第２の装置へのデータ転送に
おいて、第１の装置の送信部に設定された所定データ長
のパラレルな送信データを第２の装置からの制御により
第２のクロックのタイミングでシリアルデータに変換
し、このシリアルデータへの変換を第１のクロックに対
して任意に設定可能なｘ倍周期間で第２の装置へ転送可
能なシリアルデータのビット数単位に分割し、このｍビ
ット単位に分割したシリアルデータを第２の装置が第２
のクロックのタイミングでシリアルに受信し、所定デー
タ長のパラレルデータに変換することにより、従来のパ
ラレルデータのインタフェース性能に対して同性能また
は性能低下を最低限に抑えつつ、インタフェースのシリ
アル化によりインタフェース線の数を大幅に削減するこ
とができるので電子装置の小型化を可能とするという効
果がある。
い第１のクロックで動作する第１の装置から周期の短い
第２のクロックで動作する第２の装置へのデータ転送に
おいて、第１の装置の送信部に設定された所定データ長
のパラレルな送信データを第２の装置からの制御により
第２のクロックのタイミングでシリアルデータに変換
し、このシリアルデータへの変換を第１のクロックに対
して任意に設定可能なｘ倍周期間で第２の装置へ転送可
能なシリアルデータのビット数単位に分割し、このｍビ
ット単位に分割したシリアルデータを第２の装置が第２
のクロックのタイミングでシリアルに受信し、所定デー
タ長のパラレルデータに変換することにより、従来のパ
ラレルデータのインタフェース性能に対して同性能また
は性能低下を最低限に抑えつつ、インタフェースのシリ
アル化によりインタフェース線の数を大幅に削減するこ
とができるので電子装置の小型化を可能とするという効
果がある。
【００２０】またクロック周期の異なる複数種の電子装
置に対して接続しても、シリアルデータの転送周期を任
意に設定可能なので、複数の電子装置に共用して接続可
能な装置間インタフェースを提供できるという効果があ
る。
置に対して接続しても、シリアルデータの転送周期を任
意に設定可能なので、複数の電子装置に共用して接続可
能な装置間インタフェースを提供できるという効果があ
る。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の第１の実施例を説明するためのタイム
チャートである。
チャートである。
【図３】本発明の第２の実施例を説明するためのタイム
チャートである。
チャートである。
【図４】第１の従来例の装置間インタフェース方式のブ
ロック図である。
ロック図である。
【図５】第１の従来例の動作説明のためのタイムチャー
トである。
トである。
【図６】第２の従来例の装置間インタフェース方式のブ
ロック図である。
ロック図である。
【図７】第２の従来例の動作説明のためのタイムチャー
トである。
トである。
１０１ クロック生成部
１０２ 第１のクロック（ＣＬＫ１）
１０３ 第２のクロック（ＣＬＫ２）
１０４ タイミング識別信号（ＤＥＦ）
１０５ 第１の装置
１０６ 第２の装置
１０７ データ処理部（ＤＡＴ）
Claims (2)
- 【請求項１】 第１のクロックのタイミングで動作する
第１の装置と、前記第１のクロックの１／ｎ倍の周期で
ある第２のクロックのタミングで動作する第２の装置と
のデータ転送のインタフェースにおいて、前記第１の装
置は前記第２の装置に対して送信する所定ビット長のパ
ラレルデータをｍ（ｍ≦ｘｎ）ビット単位毎にシリアル
データに変換する第１の切り替え手段と、この第１の切
り替え手段により変換されたシリアルデータを前記第２
の装置に対して送信するｍビット単位毎のシリアルデー
タインタフェース線と、前記所定ビット長のパラレルデ
ータを前記第１のクロックに対して任意に設定可能なｘ
倍周期間だけ保持しデータ更新を抑止するデータ保持手
段と、このデータ保持手段によりｘ倍周期間保持される
前記所定ビット長のパラレルデータの更新タイミングを
前記第２の装置に通知するデータ更新通知手段とを有
し、前記第２の装置は前記データ更新通知により前記第
１の装置でのデータ更新タイミングを認識し前記シリア
ルデータインタフェースにより送信されたシリアルデー
タを前記第２のクロックのタイミングでシリアルに受信
しｍビット単位毎のパラレルデータに変換する第２の切
り替え手段と、前記第１の切り替え手段に対するデータ
切り替え指示及び前記第２の切り替え手段に対するデー
タ切り替え指示を前記第２のクロックのタイミングで実
行するデータ変換制御手段と、このデータ変換制御手段
による前記第１の切り替え手段に対するデータ切り替え
指示を前記第１の装置に送信するデータ切り替え指示手
段とを有することを特徴とする装置間インタフェース方
式。 - 【請求項２】 前記第１のクロックのｘ周期内で、前記
所定ビット長のパラレルデータをｍビット単位のシリア
ルデータに分割し、前記第２のクロックのタイミングで
前記第１の装置から前記第２の装置へ送信することを特
徴とする請求項１記載の装置間インタフェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15501191A JPH056335A (ja) | 1991-06-27 | 1991-06-27 | 装置間インタフエース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15501191A JPH056335A (ja) | 1991-06-27 | 1991-06-27 | 装置間インタフエース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056335A true JPH056335A (ja) | 1993-01-14 |
Family
ID=15596736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15501191A Pending JPH056335A (ja) | 1991-06-27 | 1991-06-27 | 装置間インタフエース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056335A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005510817A (ja) * | 2001-11-21 | 2005-04-21 | インターディジタル テクノロジー コーポレイション | ハイブリッド・パラレル／シリアル・バス・インタフェース |
| JP2005510800A (ja) * | 2001-11-21 | 2005-04-21 | インターディジタル テクノロジー コーポレイション | ハイブリッド・パラレル／シリアル・バス・インタフェースを有するユーザ機器（ｕｅ） |
| US7475273B2 (en) | 2001-11-21 | 2009-01-06 | Interdigital Technology Corporation | Hybrid parallel/serial bus interface |
-
1991
- 1991-06-27 JP JP15501191A patent/JPH056335A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005510817A (ja) * | 2001-11-21 | 2005-04-21 | インターディジタル テクノロジー コーポレイション | ハイブリッド・パラレル／シリアル・バス・インタフェース |
| JP2005510800A (ja) * | 2001-11-21 | 2005-04-21 | インターディジタル テクノロジー コーポレイション | ハイブリッド・パラレル／シリアル・バス・インタフェースを有するユーザ機器（ｕｅ） |
| US7475273B2 (en) | 2001-11-21 | 2009-01-06 | Interdigital Technology Corporation | Hybrid parallel/serial bus interface |
| US7752482B2 (en) | 2001-11-21 | 2010-07-06 | Interdigital Technology Corporation | Hybrid parallel/serial bus interface |
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