JPH05206146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05206146A JPH05206146A JP4011109A JP1110992A JPH05206146A JP H05206146 A JPH05206146 A JP H05206146A JP 4011109 A JP4011109 A JP 4011109A JP 1110992 A JP1110992 A JP 1110992A JP H05206146 A JPH05206146 A JP H05206146A
- Authority
- JP
- Japan
- Prior art keywords
- film
- heat treatment
- gettering
- boron
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/06—Gettering
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】本発明は、素子特性の低下を招くこと無くゲッ
タリングを行なうことができる半導体装置の製造方法を
提供することを目的とする。 【構成】ＳｉＨ4 ガス、Ｐ2 Ｈ6 ガスを用いたＣＶＤ法
により、シリコン基板１ｂの裏面にボロン濃度が１０20
ａｔｏｍｓ／ｃｍ3 程度以上、膜厚が４００ｎｍ程度の
ボロンド−プポリシリコン膜２ａを堆積し、引き続き、
低温熱処理を行なって素子領域中の汚染物質をボロンド
−プポリシリコン膜２ａに偏析せしめることを特徴とす
る。
タリングを行なうことができる半導体装置の製造方法を
提供することを目的とする。 【構成】ＳｉＨ4 ガス、Ｐ2 Ｈ6 ガスを用いたＣＶＤ法
により、シリコン基板１ｂの裏面にボロン濃度が１０20
ａｔｏｍｓ／ｃｍ3 程度以上、膜厚が４００ｎｍ程度の
ボロンド−プポリシリコン膜２ａを堆積し、引き続き、
低温熱処理を行なって素子領域中の汚染物質をボロンド
−プポリシリコン膜２ａに偏析せしめることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に素子形成領域から重金属等の汚染物質を
除去する工程を有する半導体装置の製造方法に関する。
に係わり、特に素子形成領域から重金属等の汚染物質を
除去する工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程中に侵入する汚染
物質、例えば、鉄，銅等の重金属は、Ｓｉ基板のＳｉ中
の格子位置や，格子間位置に析出する。この結果、少数
キャリアの生成消滅中心の形成，ｐｎ接合のリ−ク電流
の増大，過剰キャリア寿命の短命化等が起こり、半導体
装置の電気的特性が劣化する。
物質、例えば、鉄，銅等の重金属は、Ｓｉ基板のＳｉ中
の格子位置や，格子間位置に析出する。この結果、少数
キャリアの生成消滅中心の形成，ｐｎ接合のリ−ク電流
の増大，過剰キャリア寿命の短命化等が起こり、半導体
装置の電気的特性が劣化する。
【０００３】例えば、ＭＯＳ型メモリ素子においては、
発生した過剰電子又は過剰正孔がＳｉ基板内を拡散する
ため、電荷蓄積セル内に蓄積された電荷が減少し、これ
により蓄積電荷が臨界電荷以下になると、メモリセルの
状態が１から０へ反転し、蓄積情報が失われる。
発生した過剰電子又は過剰正孔がＳｉ基板内を拡散する
ため、電荷蓄積セル内に蓄積された電荷が減少し、これ
により蓄積電荷が臨界電荷以下になると、メモリセルの
状態が１から０へ反転し、蓄積情報が失われる。
【０００４】また、ＣＣＤにおいては、生成消滅中心か
ら発生した過剰キャリアが、入射光による過剰キャリア
と同様に信号電荷として検出される。この結果、生成消
滅中心から発生した過剰キャリアが非常に強い信号（白
傷）となって、画質の低下が生じる。
ら発生した過剰キャリアが、入射光による過剰キャリア
と同様に信号電荷として検出される。この結果、生成消
滅中心から発生した過剰キャリアが非常に強い信号（白
傷）となって、画質の低下が生じる。
【０００５】また、バイポ−ラ素子においては、生成消
滅中心は、ｐｎ接合のリ−ク電流の増大の原因となる。
また、ベ−ス領域に発生した過剰キャリアは、異常な信
号として外部に伝わるため、低周波ノイズが増大するな
どの不都合が生じる。
滅中心は、ｐｎ接合のリ−ク電流の増大の原因となる。
また、ベ−ス領域に発生した過剰キャリアは、異常な信
号として外部に伝わるため、低周波ノイズが増大するな
どの不都合が生じる。
【０００６】このように重金属汚染は、素子の電気的特
性の劣化を引き起こし、特に超ＬＳＩの生産において
は、少量の汚染でも素子特性が劣化・変動するため、生
産歩留まりを低下させる大きな原因となっていた。この
ような汚染物質に対して、従来より２つの対策が行なわ
れている。
性の劣化を引き起こし、特に超ＬＳＩの生産において
は、少量の汚染でも素子特性が劣化・変動するため、生
産歩留まりを低下させる大きな原因となっていた。この
ような汚染物質に対して、従来より２つの対策が行なわ
れている。
【０００７】１つは、汚染源を極力なくすことである。
汚染源としては、弗酸，硝酸，塩酸，過酸化水素，弗化
アンモニウム，硫酸等の化学薬品，超純水，クリ−ンル
−ム内のダスト，作業者，レジスト，各種微細加工装置
内で発生する微粒子等，枚挙に暇がない。これらの純度
を改善し、微粒子汚染を低減する技術は、超クリ−ン化
技術として開発が行われている。
汚染源としては、弗酸，硝酸，塩酸，過酸化水素，弗化
アンモニウム，硫酸等の化学薬品，超純水，クリ−ンル
−ム内のダスト，作業者，レジスト，各種微細加工装置
内で発生する微粒子等，枚挙に暇がない。これらの純度
を改善し、微粒子汚染を低減する技術は、超クリ−ン化
技術として開発が行われている。
【０００８】しかしながら、超ＬＳＩの製造環境、使用
材料の清浄化及び製造装置からの汚染の低減など超クリ
−ン技術の開発が進んでも、数百工程に及ぶ超ＬＳＩ製
造工程を必要な清浄度で完璧に管理することは困難であ
る。統計的にもある確率で汚染が発生することが続いて
きた。このように、超ＬＳＩ製造工程の全工程におい
て、汚染物質の管理を行なっているが、製造工程数の増
大と共に汚染される可能性はかなり高くなり、幾つかの
工程において汚染が生じるのは避けられないことであ
る。もう１つは、重金属等の汚染物質を素子の活性領域
から取り除いてしまうこと、即ち、ゲッタリングであ
る。ゲッタリングには、リンゲッタリング，ウエハ裏面
ダメ−ジゲッタリング，イントリンシックゲッタリング
等がある。
材料の清浄化及び製造装置からの汚染の低減など超クリ
−ン技術の開発が進んでも、数百工程に及ぶ超ＬＳＩ製
造工程を必要な清浄度で完璧に管理することは困難であ
る。統計的にもある確率で汚染が発生することが続いて
きた。このように、超ＬＳＩ製造工程の全工程におい
て、汚染物質の管理を行なっているが、製造工程数の増
大と共に汚染される可能性はかなり高くなり、幾つかの
工程において汚染が生じるのは避けられないことであ
る。もう１つは、重金属等の汚染物質を素子の活性領域
から取り除いてしまうこと、即ち、ゲッタリングであ
る。ゲッタリングには、リンゲッタリング，ウエハ裏面
ダメ−ジゲッタリング，イントリンシックゲッタリング
等がある。
【０００９】リンゲッタリングでは、工程の最終段階で
ウエハ裏面からリンを拡散させ、汚染重金属をリン拡散
層に偏析させ、素子の活性領域から汚染重金属を取り除
いている。リンゲッタリングを行なうには、例えば、Ｐ
ＯＣｌ3 をリンの原料ガスとして用い、ウエハを９００
℃〜１０００℃の温度の下で酸化性雰囲気に晒す。
ウエハ裏面からリンを拡散させ、汚染重金属をリン拡散
層に偏析させ、素子の活性領域から汚染重金属を取り除
いている。リンゲッタリングを行なうには、例えば、Ｐ
ＯＣｌ3 をリンの原料ガスとして用い、ウエハを９００
℃〜１０００℃の温度の下で酸化性雰囲気に晒す。
【００１０】ウエハ裏面ダメ−ジゲッタリングでは、ウ
エハ裏面に故意に機械的歪みを形成する。この結果、こ
の機械的歪みを核にして、超ＬＳＩ工程中、特に最初の
酸化工程で酸化誘起積層欠陥が発生し、そこに重金属が
偏析する。機械的歪みは、例えば、ＳｉＯ2 微粉をウエ
ハ裏面に吹き付ければ形成できる。酸化誘起積層欠陥
は、１１００℃程度の酸化工程で最も成長が速いので、
このゲッタリングは特に高温工程で有効な方法とされて
いる。
エハ裏面に故意に機械的歪みを形成する。この結果、こ
の機械的歪みを核にして、超ＬＳＩ工程中、特に最初の
酸化工程で酸化誘起積層欠陥が発生し、そこに重金属が
偏析する。機械的歪みは、例えば、ＳｉＯ2 微粉をウエ
ハ裏面に吹き付ければ形成できる。酸化誘起積層欠陥
は、１１００℃程度の酸化工程で最も成長が速いので、
このゲッタリングは特に高温工程で有効な方法とされて
いる。
【００１１】イントリンシックゲッタリングでは、６５
０℃〜７５０℃の低温熱処理によって酸素の析出核を形
成した後、１０００℃〜１１００℃の高温熱処理で酸素
を析出させ、この酸素に重金属を取り込んでいる。ま
た、表面近傍の素子の活性領域内に析出物が発生するの
を防止するために、１２００℃程度の高温熱処理を低温
熱処理の前に行なうことも多い。通常、上記低温熱処理
はウエハ製造工程で行ない、上記高温熱処理は超ＬＳＩ
製造工程で行なっている。しかしながら、上記ゲッタリ
ングに次のような問題があった。
０℃〜７５０℃の低温熱処理によって酸素の析出核を形
成した後、１０００℃〜１１００℃の高温熱処理で酸素
を析出させ、この酸素に重金属を取り込んでいる。ま
た、表面近傍の素子の活性領域内に析出物が発生するの
を防止するために、１２００℃程度の高温熱処理を低温
熱処理の前に行なうことも多い。通常、上記低温熱処理
はウエハ製造工程で行ない、上記高温熱処理は超ＬＳＩ
製造工程で行なっている。しかしながら、上記ゲッタリ
ングに次のような問題があった。
【００１２】即ち、ウエハ裏面ダメ−ジゲッタリングや
イントリンシックゲッタリングのようにウエハ製造工程
で行なうものは、ウエハコストが上昇するという問題が
ある。また、リンゲッタリングでもゲッタリング工程が
追加されるので、この場合もコストが上昇する。また、
熱処理の温度に関しても問題があった。
イントリンシックゲッタリングのようにウエハ製造工程
で行なうものは、ウエハコストが上昇するという問題が
ある。また、リンゲッタリングでもゲッタリング工程が
追加されるので、この場合もコストが上昇する。また、
熱処理の温度に関しても問題があった。
【００１３】即ち、超ＬＳＩの微細化が進むにつれて、
各素子間の距離が短くなるので、リン、砒素、ボロン等
によるｐｎ接合形成やしきい値電圧コントロ−ル等のた
めの局所的ド−ピングは、９００℃以下、例えば、８０
０〜８５０℃程度の低温熱処理で行なう必要がある。し
かし、上述したように、ウエハ裏面ダメ−ジゲッタリン
グでは、酸化誘起積層欠陥の成長のために約１０００℃
以上の高温熱処理を必要とし、イントリンシックゲッタ
リングでは、酸素の析出のために約９００℃以上の高温
熱処理を必要とする。また、リンゲッタリングでも、リ
ンの拡散係数の温度依存性により、低温では十分なリン
拡散を行なうことが困難であった。
各素子間の距離が短くなるので、リン、砒素、ボロン等
によるｐｎ接合形成やしきい値電圧コントロ−ル等のた
めの局所的ド−ピングは、９００℃以下、例えば、８０
０〜８５０℃程度の低温熱処理で行なう必要がある。し
かし、上述したように、ウエハ裏面ダメ−ジゲッタリン
グでは、酸化誘起積層欠陥の成長のために約１０００℃
以上の高温熱処理を必要とし、イントリンシックゲッタ
リングでは、酸素の析出のために約９００℃以上の高温
熱処理を必要とする。また、リンゲッタリングでも、リ
ンの拡散係数の温度依存性により、低温では十分なリン
拡散を行なうことが困難であった。
【００１４】したがって、微細化が進むにつれて、最適
温度より低い温度でゲッタリングを行なわなければなら
ず、汚染物質を十分に取り除くことができないという問
題があった。
温度より低い温度でゲッタリングを行なわなければなら
ず、汚染物質を十分に取り除くことができないという問
題があった。
【００１５】
【発明が解決しようとする課題】上述の如く、超クリ−
ン技術の開発が進んでも、素子の微細化により、より少
量の汚染でも素子特性が低下するため、ゲッタリングに
よる汚染物質の除去は超ＬＳＩの製造に不可欠な工程と
なっている。しかしながら、従来の超ＬＳＩにおけるゲ
ッタリングでは、コストや熱処理温度の点において問題
があった。
ン技術の開発が進んでも、素子の微細化により、より少
量の汚染でも素子特性が低下するため、ゲッタリングに
よる汚染物質の除去は超ＬＳＩの製造に不可欠な工程と
なっている。しかしながら、従来の超ＬＳＩにおけるゲ
ッタリングでは、コストや熱処理温度の点において問題
があった。
【００１６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、低温熱処理でも十分に
汚染物質を取り除くことができる半導体装置の製造方法
を提供することにある。
ので、その目的とするところは、低温熱処理でも十分に
汚染物質を取り除くことができる半導体装置の製造方法
を提供することにある。
【００１７】
【課題を解決するための手段】上記の目的を達するため
に、本発明の半導体装置の製造方法は、表面に素子が形
成される半導体基板の裏面にボロンを含むシリコン膜を
設ける工程と、熱処理により、前記半導体基板中の汚染
物質を、前記ボロンを含むシリコン膜中に偏析させ、前
記汚染物質を前記半導体基板から除去する工程とを備え
ていることを特徴とする半導体装置の製造方法。なお、
上記熱処理の温度は、６００〜９００℃であることが望
ましい。
に、本発明の半導体装置の製造方法は、表面に素子が形
成される半導体基板の裏面にボロンを含むシリコン膜を
設ける工程と、熱処理により、前記半導体基板中の汚染
物質を、前記ボロンを含むシリコン膜中に偏析させ、前
記汚染物質を前記半導体基板から除去する工程とを備え
ていることを特徴とする半導体装置の製造方法。なお、
上記熱処理の温度は、６００〜９００℃であることが望
ましい。
【００１８】また、上記シリコン膜は複数であっても良
い。例えば、素子下部に第１のボロンを含むシリコン膜
が形成された後、ノンド−プのシリコン膜或いはシリコ
ン基板を介して第２のボロンを含むシリコン膜が形成さ
れたものでも良い。更に、外界と接するボロンを含むシ
リコン膜、例えば、上記第２のシリコン膜は、酸化膜，
窒化膜等の保護膜で被覆されていることが望ましい。
い。例えば、素子下部に第１のボロンを含むシリコン膜
が形成された後、ノンド−プのシリコン膜或いはシリコ
ン基板を介して第２のボロンを含むシリコン膜が形成さ
れたものでも良い。更に、外界と接するボロンを含むシ
リコン膜、例えば、上記第２のシリコン膜は、酸化膜，
窒化膜等の保護膜で被覆されていることが望ましい。
【００１９】
【作用】本発明者の研究によれば、ボロンは、熱処理温
度が低い方が重金属等の汚染物質の吸込み能力が高いこ
とが分かった。
度が低い方が重金属等の汚染物質の吸込み能力が高いこ
とが分かった。
【００２０】したがって、ボロンを含んだシリコン膜を
半導体基板の裏面に設ければ、低温度熱処理でも、半導
体基板中の汚染物質を上記シリコン膜中に十分に取込む
ことができるので、製造プロセスの温度上昇を招くこと
無く汚染物質の除去ができる。
半導体基板の裏面に設ければ、低温度熱処理でも、半導
体基板中の汚染物質を上記シリコン膜中に十分に取込む
ことができるので、製造プロセスの温度上昇を招くこと
無く汚染物質の除去ができる。
【００２１】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係わる半導体装置
の製造工程断面図である。これは張り付けウエハ法を利
用したものである。
る。図１は、本発明の第１の実施例に係わる半導体装置
の製造工程断面図である。これは張り付けウエハ法を利
用したものである。
【００２２】先ず、図１（ａ）に示す如く、比抵抗が１
０Ωｃｍで表面が（１００）面のｎ型のシリコン基板１
ａに、例えば、ＳｉＨ4 、Ｂ2 Ｈ6 ガスを用いたＣＶＤ
法を用いて、ボロン濃度が１０20［ａｔｏｍ／ｃｍ2 ］
以上、膜厚が４００ｎｍ程度のボロンド−プポリシリコ
ン膜２ａ，２ｂを形成する。以下、ボロンド−プポリシ
リコン膜２ａをゲッタリングサイト２ａと呼び、ボロン
ド−プポリシリコン膜２ｂをゲッタリングバリア２ｂと
呼ぶ。
０Ωｃｍで表面が（１００）面のｎ型のシリコン基板１
ａに、例えば、ＳｉＨ4 、Ｂ2 Ｈ6 ガスを用いたＣＶＤ
法を用いて、ボロン濃度が１０20［ａｔｏｍ／ｃｍ2 ］
以上、膜厚が４００ｎｍ程度のボロンド−プポリシリコ
ン膜２ａ，２ｂを形成する。以下、ボロンド−プポリシ
リコン膜２ａをゲッタリングサイト２ａと呼び、ボロン
ド−プポリシリコン膜２ｂをゲッタリングバリア２ｂと
呼ぶ。
【００２３】次に図１（ｂ）に示す如く、シリコン基板
１ａと同規格のシリコン基板１ｂをゲッタリングサイト
２ａの表面に張り付ける。次いでこのシリコン基板１ｂ
の表面に所望の素子を形成する。
１ａと同規格のシリコン基板１ｂをゲッタリングサイト
２ａの表面に張り付ける。次いでこのシリコン基板１ｂ
の表面に所望の素子を形成する。
【００２４】以上述べた方法によれば、素子形成工程中
の熱処理により、シリコン基板１ｂに混入した重金属等
の汚染物質は、ゲッタリングサイト２ａに取り込まれる
ので、素子活性領域の汚染を防止できる。また、ゲッタ
リングバリア２ｂは、基板１ａの裏面から混入する汚染
物質が素子形成領域へ拡散するのを防止している。かく
して本実施例によれば、素子形成領域の汚染を防止でき
るので、製造歩留まりの向上を図ることができる。
の熱処理により、シリコン基板１ｂに混入した重金属等
の汚染物質は、ゲッタリングサイト２ａに取り込まれる
ので、素子活性領域の汚染を防止できる。また、ゲッタ
リングバリア２ｂは、基板１ａの裏面から混入する汚染
物質が素子形成領域へ拡散するのを防止している。かく
して本実施例によれば、素子形成領域の汚染を防止でき
るので、製造歩留まりの向上を図ることができる。
【００２５】また、後述するように、ゲッタリングサイ
ト２ａ及びゲッタリングバリア２ｂの重金属の除去能力
（ゲッタリング能力）は、低温熱処理を行なったほうが
より高くなるため、従来法のようにｐｎ接合の深さが変
化するといった問題などは生じない。
ト２ａ及びゲッタリングバリア２ｂの重金属の除去能力
（ゲッタリング能力）は、低温熱処理を行なったほうが
より高くなるため、従来法のようにｐｎ接合の深さが変
化するといった問題などは生じない。
【００２６】更に、本実施例では、ゲッタリングのため
に新たな低温処理工程を追加する必要がないので、工程
数の増大や、コスト上昇といった問題も生じない。これ
は、素子形成のための熱処理が低温熱処理の役割を果た
すからである。
に新たな低温処理工程を追加する必要がないので、工程
数の増大や、コスト上昇といった問題も生じない。これ
は、素子形成のための熱処理が低温熱処理の役割を果た
すからである。
【００２７】更にまた、従来のゲッタリング、例えば、
リンゲッタリングでは、工程の最終段階で汚染物質の除
去を行なっていたが、本実施例では、素子形成の最初の
工程から汚染物質の除去を行なうことができるという利
点がある。なお、ゲッタリングサイト２ａの上下のシリ
コン基板１ａ，１ｂに関しては、素子構造によって変化
しても構わない。
リンゲッタリングでは、工程の最終段階で汚染物質の除
去を行なっていたが、本実施例では、素子形成の最初の
工程から汚染物質の除去を行なうことができるという利
点がある。なお、ゲッタリングサイト２ａの上下のシリ
コン基板１ａ，１ｂに関しては、素子構造によって変化
しても構わない。
【００２８】本発明者等は、金属溶液を用いてシリコン
基板に強制汚染を行ない、ゲッタリングサイトとして機
能するボロンド−プポリシリコン膜を形成し、このポリ
シリコン膜のゲッタリング能力をシリコン基板の少数キ
ャリアの再結合寿命から評価した。
基板に強制汚染を行ない、ゲッタリングサイトとして機
能するボロンド−プポリシリコン膜を形成し、このポリ
シリコン膜のゲッタリング能力をシリコン基板の少数キ
ャリアの再結合寿命から評価した。
【００２９】具体的には、まず、Ｆｅ濃度が１ｐｐｍ
で、０．１Ｎ規定のＨＮＯ3 酸性のＦｅ溶液にシリコン
基板を浸して強制汚染を行ない、続いて、スピン乾燥後
に、１０００℃，６０分間のＮ2 アニ−ルを行なった
後、６００℃でボロンド−プポリシリコン膜をシリコン
基板の裏面に形成し、次いでＮ2 アニ−ルを１時間行な
い、シリコン基板の表面を弗硝酸溶液で約４０μｍエッ
チングした。そして、Ｓｕｒｆａｃｅ Ｐｈｏｔｏｖｏ
ｌｔａｇｅ（ＳＰＶ）法を用いて、シリコン基板中の少
数キャリアの拡散長を測定し、この測定結果から少数キ
ャリアの再結合寿命を求めた。
で、０．１Ｎ規定のＨＮＯ3 酸性のＦｅ溶液にシリコン
基板を浸して強制汚染を行ない、続いて、スピン乾燥後
に、１０００℃，６０分間のＮ2 アニ−ルを行なった
後、６００℃でボロンド−プポリシリコン膜をシリコン
基板の裏面に形成し、次いでＮ2 アニ−ルを１時間行な
い、シリコン基板の表面を弗硝酸溶液で約４０μｍエッ
チングした。そして、Ｓｕｒｆａｃｅ Ｐｈｏｔｏｖｏ
ｌｔａｇｅ（ＳＰＶ）法を用いて、シリコン基板中の少
数キャリアの拡散長を測定し、この測定結果から少数キ
ャリアの再結合寿命を求めた。
【００３０】図２は、その測定結果で、再結合寿命と熱
処理温度（Ｎ2 アニ−ル）との関係を示す特性図であ
る。図中、黒丸印は、ボロン濃度が３×１０21［ｃ
ｍ-3］の場合の測定結果であり、白丸印は、ボロン濃度
が１×１０20［ｃｍ-3］の場合の測定結果である。この
図から、熱処理温度が高いほど、再結合寿命が短くなっ
ていることが分かる。即ち、ゲッタリング効果は低温の
方が高い。更に、熱処理温度が同じの場合には、ボロン
濃度が高いほど、ゲッタリング効果が高いことも分か
る。
処理温度（Ｎ2 アニ−ル）との関係を示す特性図であ
る。図中、黒丸印は、ボロン濃度が３×１０21［ｃ
ｍ-3］の場合の測定結果であり、白丸印は、ボロン濃度
が１×１０20［ｃｍ-3］の場合の測定結果である。この
図から、熱処理温度が高いほど、再結合寿命が短くなっ
ていることが分かる。即ち、ゲッタリング効果は低温の
方が高い。更に、熱処理温度が同じの場合には、ボロン
濃度が高いほど、ゲッタリング効果が高いことも分か
る。
【００３１】また、低温熱処理で効果的にゲッタリング
を行なうには、熱処理時間が一定時間以上でなければな
らない。即ち、この熱処理時間は、重金属が基板の一表
面からゲッタリングサイトのある他表面までの最短経路
を走るのに必要な時間以上でなければならない。
を行なうには、熱処理時間が一定時間以上でなければな
らない。即ち、この熱処理時間は、重金属が基板の一表
面からゲッタリングサイトのある他表面までの最短経路
を走るのに必要な時間以上でなければならない。
【００３２】上記熱処理時間は、熱処理温度に依存する
ものであり、温度が高くなれば重金属の基板内を走る速
度が大きくなる。図３に熱処理時間と熱処理温度との関
係を示す。図中、縦軸は熱処理時間ｔ［分］の平方根を
表わし、横軸は熱処理温度Ｔ［℃］を表わしている。こ
こで示された曲線は、各熱処理温度に対応する最小熱処
理時間を示し、最適な熱処理時間の領域（斜線部分）と
熱処理時間には不適当な領域の境界を示すものである。
この曲線上における６００℃，７００℃，８００℃，９
００℃，１０００℃の熱処理時間は、それぞれ約１０４
分，４２分，２１分，１０分，６分である。図４は、ボ
ロンド−プシリコン膜がゲッタリング効果の向上に実際
に寄与していることを示す再結合寿命と熱処理温度との
関係を示す特性図である。
ものであり、温度が高くなれば重金属の基板内を走る速
度が大きくなる。図３に熱処理時間と熱処理温度との関
係を示す。図中、縦軸は熱処理時間ｔ［分］の平方根を
表わし、横軸は熱処理温度Ｔ［℃］を表わしている。こ
こで示された曲線は、各熱処理温度に対応する最小熱処
理時間を示し、最適な熱処理時間の領域（斜線部分）と
熱処理時間には不適当な領域の境界を示すものである。
この曲線上における６００℃，７００℃，８００℃，９
００℃，１０００℃の熱処理時間は、それぞれ約１０４
分，４２分，２１分，１０分，６分である。図４は、ボ
ロンド−プシリコン膜がゲッタリング効果の向上に実際
に寄与していることを示す再結合寿命と熱処理温度との
関係を示す特性図である。
【００３３】図中、Ａ群の測定デ−タは、シリコン基板
の表面にシリコン膜を形成した場合の測定結果であり、
黒丸印は、シリコン基板の表面にボロンド−プシリコン
膜を形成した場合の測定結果であり、白丸印は、シリコ
ン基板の表面にアンド−プシリコン膜を形成した場合の
測定結果である。
の表面にシリコン膜を形成した場合の測定結果であり、
黒丸印は、シリコン基板の表面にボロンド−プシリコン
膜を形成した場合の測定結果であり、白丸印は、シリコ
ン基板の表面にアンド−プシリコン膜を形成した場合の
測定結果である。
【００３４】一方、Ｂ群の測定デ−タは、シリコン基板
上にＳｉＯ2 膜を介してボロンド−プシリコン膜を形成
した場合の測定結果であり、黒三角印は、シリコン基板
上にＳｉＯ2 膜を介してボロンド−プシリコン膜を形成
した場合の測定結果であり、白三角印は、シリコン基板
上にＳｉＯ2 膜を介してアンド−プシリコン膜を形成し
た場合の測定結果である。なお、図中、被汚染レベルと
は、Ｆｅ汚染もゲッタリングもされていなシリコン基板
の再結合寿命を表している。
上にＳｉＯ2 膜を介してボロンド−プシリコン膜を形成
した場合の測定結果であり、黒三角印は、シリコン基板
上にＳｉＯ2 膜を介してボロンド−プシリコン膜を形成
した場合の測定結果であり、白三角印は、シリコン基板
上にＳｉＯ2 膜を介してアンド−プシリコン膜を形成し
た場合の測定結果である。なお、図中、被汚染レベルと
は、Ｆｅ汚染もゲッタリングもされていなシリコン基板
の再結合寿命を表している。
【００３５】この図から、シリコン基板の表面にボロン
ド−プシリコン膜を形成した場合、膜厚が厚い方がゲッ
タリング効果が高いことが分かる。また、シリコン基板
の表面にアンド−プシリコン膜を形成した場合も、膜厚
が厚い方がゲッタリング効果が高いが、ボロンド−プシ
リコン膜の場合に比べてその効果が小さく、実用的では
ない。
ド−プシリコン膜を形成した場合、膜厚が厚い方がゲッ
タリング効果が高いことが分かる。また、シリコン基板
の表面にアンド−プシリコン膜を形成した場合も、膜厚
が厚い方がゲッタリング効果が高いが、ボロンド−プシ
リコン膜の場合に比べてその効果が小さく、実用的では
ない。
【００３６】一方、シリコン基板上にＳｉＯ2 膜を介し
てシリコン膜を形成した場合、ボロンド−プシリコン
膜，アンド−プシリコン膜に関わらず、ゲッタリング効
果が得られないことが分かる。この場合、シリコン膜の
吸込み効果による再結合寿命の改善は期待できないが、
熱処理温度が低くなれば、これに伴いＦｅの固溶限が低
下するので、Ｆｅの析出による再結合寿命の改善が期待
される。しかしながら、上記測定結果は、それを否定す
るものである。
てシリコン膜を形成した場合、ボロンド−プシリコン
膜，アンド−プシリコン膜に関わらず、ゲッタリング効
果が得られないことが分かる。この場合、シリコン膜の
吸込み効果による再結合寿命の改善は期待できないが、
熱処理温度が低くなれば、これに伴いＦｅの固溶限が低
下するので、Ｆｅの析出による再結合寿命の改善が期待
される。しかしながら、上記測定結果は、それを否定す
るものである。
【００３７】即ち、シリコン基板の表面にボロンド−プ
シリコン膜を形成した場合、低温熱処理の方が再結合寿
命が高いのは、低温熱処理に伴うＦｅの固溶限の低下に
よる、みかけ上の改善ではないことを意味している。
シリコン膜を形成した場合、低温熱処理の方が再結合寿
命が高いのは、低温熱処理に伴うＦｅの固溶限の低下に
よる、みかけ上の改善ではないことを意味している。
【００３８】また、再結合寿命は１０μｓｅｃ以上であ
ることが望ましいので、熱処理温度は９００℃以下であ
ることが望ましいことが分かる。一方、熱処理温度の下
限は生産性の観点から６００℃以上であることが望まし
い。それ以下だと、図３から分かるように、長い熱処理
時間を必要とし、量産が困難になる。図５は、本発明の
第２の実施例に係わるＣＭＯＳトランジスタの製造工程
断面図である。
ることが望ましいので、熱処理温度は９００℃以下であ
ることが望ましいことが分かる。一方、熱処理温度の下
限は生産性の観点から６００℃以上であることが望まし
い。それ以下だと、図３から分かるように、長い熱処理
時間を必要とし、量産が困難になる。図５は、本発明の
第２の実施例に係わるＣＭＯＳトランジスタの製造工程
断面図である。
【００３９】先ず、図５（ａ）に示す如く、比抵抗が１
０Ωｃｍで表面が（１００）面のｎ型シリコン基板１１
のｎチャネルＭＯＳトランジスタ形成部分に、加速電圧
１６０ｋｅＶでボロンを約１．５×１０13ｃｍ-2イオン
注入する。その後、１１９０℃で８時間の熱処理を行な
い、ｐウエル１２を形成し、基板１１の表面をｐＭＯＳ
領域とｎＭＯＳ領域とに分離する。
０Ωｃｍで表面が（１００）面のｎ型シリコン基板１１
のｎチャネルＭＯＳトランジスタ形成部分に、加速電圧
１６０ｋｅＶでボロンを約１．５×１０13ｃｍ-2イオン
注入する。その後、１１９０℃で８時間の熱処理を行な
い、ｐウエル１２を形成し、基板１１の表面をｐＭＯＳ
領域とｎＭＯＳ領域とに分離する。
【００４０】次に図５（ｂ）に示す如く、素子分離を行
なうために、例えば、厚さ約７００ｎｍの厚いフィ−ル
ド酸化膜１３を選択的に形成した後、ゲ−ト酸化膜とな
る厚さ１０〜２０ｎｍ程度の薄い酸化膜１４を形成す
る。次いでゲ−ト電極となるアンド−プポリシリコン膜
にリンを熱拡散させたｎ+ ポリシリコン膜１５を形成し
た後、これを通常のフォトリソグラフィを用いてゲ−ト
電極状にパタ−ニングする。
なうために、例えば、厚さ約７００ｎｍの厚いフィ−ル
ド酸化膜１３を選択的に形成した後、ゲ−ト酸化膜とな
る厚さ１０〜２０ｎｍ程度の薄い酸化膜１４を形成す
る。次いでゲ−ト電極となるアンド−プポリシリコン膜
にリンを熱拡散させたｎ+ ポリシリコン膜１５を形成し
た後、これを通常のフォトリソグラフィを用いてゲ−ト
電極状にパタ−ニングする。
【００４１】次いでゲ−ト電極１５及びフィ−ルド酸化
膜１３をマスクとしてイオン注入を行ない、自己整合的
にｐ+ 不純物層１６、ｎ+ 不純物層１７を形成する。こ
れにより、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトラ
ンジスタのソ−ス、ドレイン領域が形成される。なお、
ｎ型ＭＯＳトランジスタ領域にｐ型不純物をイオン注入
するときには、ｐ型ＭＯＳトランジスタ領域をフォトレ
ジストによりマスクする。逆に、ｐ型ＭＯＳトランジス
タ領域にｎ型不純物をイオン注入するときには、ｎ型Ｍ
ＯＳトランジスタ領域をフォトレジストによりマスクす
る。なお、ｎ型不純物としては例えば砒素等のＶ族元
素、また、ｐ型不純物としては例えば硼素，弗化硼素等
を用いる。
膜１３をマスクとしてイオン注入を行ない、自己整合的
にｐ+ 不純物層１６、ｎ+ 不純物層１７を形成する。こ
れにより、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトラ
ンジスタのソ−ス、ドレイン領域が形成される。なお、
ｎ型ＭＯＳトランジスタ領域にｐ型不純物をイオン注入
するときには、ｐ型ＭＯＳトランジスタ領域をフォトレ
ジストによりマスクする。逆に、ｐ型ＭＯＳトランジス
タ領域にｎ型不純物をイオン注入するときには、ｎ型Ｍ
ＯＳトランジスタ領域をフォトレジストによりマスクす
る。なお、ｎ型不純物としては例えば砒素等のＶ族元
素、また、ｐ型不純物としては例えば硼素，弗化硼素等
を用いる。
【００４２】次に図５（ｃ）に示す如く、全面にＣＶＤ
酸化膜１８を堆積し、この酸化膜１８の所定の部分に開
口部を形成し、続いて、全面にポリシリコン膜１９を堆
積する。次いでフォトリソグラフィを用いてこのポリシ
リコン膜１９を電極状にパタ−ニングした後、全面を厚
さ４００ｎｍ程度の絶縁膜２０、例えば、ＰＳＧやＢＰ
ＳＧ等の燐ガラス膜で被覆する。
酸化膜１８を堆積し、この酸化膜１８の所定の部分に開
口部を形成し、続いて、全面にポリシリコン膜１９を堆
積する。次いでフォトリソグラフィを用いてこのポリシ
リコン膜１９を電極状にパタ−ニングした後、全面を厚
さ４００ｎｍ程度の絶縁膜２０、例えば、ＰＳＧやＢＰ
ＳＧ等の燐ガラス膜で被覆する。
【００４３】次いで、例えば、ＳｉＨ4 ガス，Ｂ2 Ｈ6
ガスを用いたＣＶＤ法により、ゲッタリングサイトとな
る、ボロン濃度が１０20ａｔｏｍｓ／ｃｍ3 以上、膜厚
が４００ｎｍ程度のボロンド−プトポリシリコン膜２１
を基板１１の裏面に形成する。成膜条件は第１の実施例
の条件と同様である。なお、重金属等の汚染物質の除去
工程としては、ボロンド−プポリシリコン膜２１の形成
時間内で多くの場合十分であるが、汚染物質の拡散に対
して不十分である場合には、引き続いて９００℃以下の
低温熱処理工程を追加する。
ガスを用いたＣＶＤ法により、ゲッタリングサイトとな
る、ボロン濃度が１０20ａｔｏｍｓ／ｃｍ3 以上、膜厚
が４００ｎｍ程度のボロンド−プトポリシリコン膜２１
を基板１１の裏面に形成する。成膜条件は第１の実施例
の条件と同様である。なお、重金属等の汚染物質の除去
工程としては、ボロンド−プポリシリコン膜２１の形成
時間内で多くの場合十分であるが、汚染物質の拡散に対
して不十分である場合には、引き続いて９００℃以下の
低温熱処理工程を追加する。
【００４４】そして図５（ｄ）に示す如く、基板表面の
不要なポリシリコン膜を除去した後、絶縁膜２０にコン
タクトホ−ルを形成し、続いて、メタライゼ−ション工
程を行ない、微細加工によって配線パタ−ン２２を形成
した後、Ｎ2 雰囲気中で４５０℃、１５分の熱処理を行
なう。最後に、素子全体を保護するために、パッシベ−
ション膜２３を全体に堆積してＣＭＯＳトランジスタを
完成する。
不要なポリシリコン膜を除去した後、絶縁膜２０にコン
タクトホ−ルを形成し、続いて、メタライゼ−ション工
程を行ない、微細加工によって配線パタ−ン２２を形成
した後、Ｎ2 雰囲気中で４５０℃、１５分の熱処理を行
なう。最後に、素子全体を保護するために、パッシベ−
ション膜２３を全体に堆積してＣＭＯＳトランジスタを
完成する。
【００４５】本発明者等は、本実施例の方法及び従来法
でＣＭＯＳトランジスタを作成し、それぞれのリ−ク電
流を調べてみた。図６は、その測定結果で、リ−ク電流
と電圧との関係を示す特性図である。この図から、低温
ゲッタリングを行なった本実施例の素子のリ−ク電流の
方が、従来法の素子のそれより約１桁リ−ク電流が小さ
いことが分かる。
でＣＭＯＳトランジスタを作成し、それぞれのリ−ク電
流を調べてみた。図６は、その測定結果で、リ−ク電流
と電圧との関係を示す特性図である。この図から、低温
ゲッタリングを行なった本実施例の素子のリ−ク電流の
方が、従来法の素子のそれより約１桁リ−ク電流が小さ
いことが分かる。
【００４６】かくして本実施例によれば、素子形成工程
中にボロンド−プシリコン膜２１を形成することによ
り、リ−ク電流の小さいＣＭＯＳトランジスタを得るこ
とができる。
中にボロンド−プシリコン膜２１を形成することによ
り、リ−ク電流の小さいＣＭＯＳトランジスタを得るこ
とができる。
【００４７】なお、第１の実施例のように、ゲッタリン
グサイト，ゲッタリングバリアが形成されたシリコン基
板とシリコン基板１１とを張り合わせた後、ＣＭＯＳト
ランジスタの形成を行なっても良い。更にゲッタリング
バリアの表面に酸化膜や窒化膜からなる保護膜を形成し
ても良い。図７，図８は、本発明の第３の実施例に係わ
るＤＲＡＭセルの製造工程断面図である。
グサイト，ゲッタリングバリアが形成されたシリコン基
板とシリコン基板１１とを張り合わせた後、ＣＭＯＳト
ランジスタの形成を行なっても良い。更にゲッタリング
バリアの表面に酸化膜や窒化膜からなる保護膜を形成し
ても良い。図７，図８は、本発明の第３の実施例に係わ
るＤＲＡＭセルの製造工程断面図である。
【００４８】先ず、図７（ａ）に示す如く、比抵抗が約
１０Ωｃｍのｐ型シリコン基板３１上にフィ−ルド酸化
膜３２を選択的に形成した後に、全面に厚さ約０．８μ
ｍのＣＶＤ酸化膜３３を堆積する。次いで、例えば、Ｓ
ｉＨ4 ガス，Ｂ2 Ｈ6 ガスを用いたＣＶＤ法により、基
板３１の裏面にゲッタリングサイトとなるボロン濃度が
１０20ａｔｏｍｓ／ｃｍ3 以上、膜厚が約４００ｎｍ程
度のボロンド−プポリシリコン膜２１を形成する。成膜
条件は第１の実施例の材料と同様である。汚染物質の除
去工程は、引き続く素子形成工程の熱処理により行なわ
れる。なお、この熱処理中で生じるボロンド−プポリシ
リコン膜２１の薄膜化を防ぐために、ボロンド−プポリ
シリコン膜２１の表面に保護膜となるＳｉＯ2 膜やＳｉ
Ｎ膜等の絶縁膜を形成したほうが望ましい。この後、フ
ォトリソグラフィを用いて基板３１の表面にキャパシタ
形成領域内に窓を形成する。
１０Ωｃｍのｐ型シリコン基板３１上にフィ−ルド酸化
膜３２を選択的に形成した後に、全面に厚さ約０．８μ
ｍのＣＶＤ酸化膜３３を堆積する。次いで、例えば、Ｓ
ｉＨ4 ガス，Ｂ2 Ｈ6 ガスを用いたＣＶＤ法により、基
板３１の裏面にゲッタリングサイトとなるボロン濃度が
１０20ａｔｏｍｓ／ｃｍ3 以上、膜厚が約４００ｎｍ程
度のボロンド−プポリシリコン膜２１を形成する。成膜
条件は第１の実施例の材料と同様である。汚染物質の除
去工程は、引き続く素子形成工程の熱処理により行なわ
れる。なお、この熱処理中で生じるボロンド−プポリシ
リコン膜２１の薄膜化を防ぐために、ボロンド−プポリ
シリコン膜２１の表面に保護膜となるＳｉＯ2 膜やＳｉ
Ｎ膜等の絶縁膜を形成したほうが望ましい。この後、フ
ォトリソグラフィを用いて基板３１の表面にキャパシタ
形成領域内に窓を形成する。
【００４９】次に図７（ｂ）に示す如く、ＣＶＤ酸化膜
３３をマスクに用いて基板３１をエッチングし、ＤＲＡ
ＭセルのＭＯＳキャパシタとなる領域内に、垂直壁を有
する深さ約３μｍの溝３４を形成する。基板３１のエッ
チングは、例えば、ＣＦ4 ，ＳＦ6 ，ＣＣ１4 等を主成
分とするガス或いはこれにＨが入ったガスを用いた反応
性イオンエッチング（ＲＩＥ）法で行なう。なお、ＲＩ
Ｅ法によるエッチングの場合、マスクとして通常のフォ
トレジストを用いると、それ自体もエッチングされて消
失する恐れがあるので、例えば、ＳｉＯ2 ／Ｓｉ3 Ｎ4
／ＳｉＯ2 膜等の積層絶縁膜を用いることが望ましい。
３３をマスクに用いて基板３１をエッチングし、ＤＲＡ
ＭセルのＭＯＳキャパシタとなる領域内に、垂直壁を有
する深さ約３μｍの溝３４を形成する。基板３１のエッ
チングは、例えば、ＣＦ4 ，ＳＦ6 ，ＣＣ１4 等を主成
分とするガス或いはこれにＨが入ったガスを用いた反応
性イオンエッチング（ＲＩＥ）法で行なう。なお、ＲＩ
Ｅ法によるエッチングの場合、マスクとして通常のフォ
トレジストを用いると、それ自体もエッチングされて消
失する恐れがあるので、例えば、ＳｉＯ2 ／Ｓｉ3 Ｎ4
／ＳｉＯ2 膜等の積層絶縁膜を用いることが望ましい。
【００５０】次に図７（ｃ）に示す如く、ＣＶＤ酸化膜
３３をエッチング除去した後、露出したシリコン基板３
１の表面にｎ- 層３５を形成し、続いて、熱酸化を行な
ってキャパシタ絶縁膜となる熱酸化膜３６を形成する。
そして多結晶シリコン膜を堆積し、これをパタ−ニング
してキャパシタ電極３７を形成する。
３３をエッチング除去した後、露出したシリコン基板３
１の表面にｎ- 層３５を形成し、続いて、熱酸化を行な
ってキャパシタ絶縁膜となる熱酸化膜３６を形成する。
そして多結晶シリコン膜を堆積し、これをパタ−ニング
してキャパシタ電極３７を形成する。
【００５１】次に図８（ａ）に示す如く、キャパシタ領
域に隣接する位置にゲ−ト絶縁膜となる熱酸化膜３８，
多結晶シリコン膜からなるゲ−ト電極３９を順次形成し
た後、例えば、砒素をイオン注入してソ−ス，ドレイン
となるｎ+ 不純物層４０，４１を形成する。ここで、キ
ャパシタ電極３７及びゲ−ト電極３９を同一の多結晶シ
リコン膜で形成しても良い。
域に隣接する位置にゲ−ト絶縁膜となる熱酸化膜３８，
多結晶シリコン膜からなるゲ−ト電極３９を順次形成し
た後、例えば、砒素をイオン注入してソ−ス，ドレイン
となるｎ+ 不純物層４０，４１を形成する。ここで、キ
ャパシタ電極３７及びゲ−ト電極３９を同一の多結晶シ
リコン膜で形成しても良い。
【００５２】次に図８（ｂ）に示す如く、ＣＶＤ法を用
いて全面に厚さ約４００ｎｍの絶縁膜４２、例えば、Ｐ
ＳＧやＢＰＳＧ等のリンガラス膜を堆積する。この後
に、再び、例えば、ＳｉＨ4 ガス，Ｂ2 Ｈ6 ガスを用い
たＣＶＤ法により、ゲッタリングサイトとなる、ボロン
濃度が１０20ａｔｏｍｓ／ｃｍ3 以上、膜厚が約４００
ｎｍのボロンド−プポリシリコン膜を基板３１の裏面に
形成する。この後、重金属の除去工程として、例えば、
８００℃以下、２０分以上の低温熱処理工程を行なう。
なお、先に形成したゲッタリングサイトとしてのボロン
ド−プポリシリコン膜２１が十分に残っていれば、再
度、ボロンド−プポリシリコン膜を形成する必要はな
く、低温熱処理だけでも構わない。ここで、６００℃以
上の工程は終了する。最後に、メタライゼ−ション工程
を行ない、微細加工によって配線パタ−ンを形成した
後、全面に保護膜を堆積してＤＲＡＭセルが完成する。
以上述べた方法でも、低温熱処理で素子活性領域から重
金属等の汚染物質を取り除くことができるので、素子特
性の劣化を防止できる。
いて全面に厚さ約４００ｎｍの絶縁膜４２、例えば、Ｐ
ＳＧやＢＰＳＧ等のリンガラス膜を堆積する。この後
に、再び、例えば、ＳｉＨ4 ガス，Ｂ2 Ｈ6 ガスを用い
たＣＶＤ法により、ゲッタリングサイトとなる、ボロン
濃度が１０20ａｔｏｍｓ／ｃｍ3 以上、膜厚が約４００
ｎｍのボロンド−プポリシリコン膜を基板３１の裏面に
形成する。この後、重金属の除去工程として、例えば、
８００℃以下、２０分以上の低温熱処理工程を行なう。
なお、先に形成したゲッタリングサイトとしてのボロン
ド−プポリシリコン膜２１が十分に残っていれば、再
度、ボロンド−プポリシリコン膜を形成する必要はな
く、低温熱処理だけでも構わない。ここで、６００℃以
上の工程は終了する。最後に、メタライゼ−ション工程
を行ない、微細加工によって配線パタ−ンを形成した
後、全面に保護膜を堆積してＤＲＡＭセルが完成する。
以上述べた方法でも、低温熱処理で素子活性領域から重
金属等の汚染物質を取り除くことができるので、素子特
性の劣化を防止できる。
【００５３】また、第１の実施例のように、ゲッタリン
グサイト，ゲッタリングバリアが形成されたシリコン基
板とシリコン基板３１とを張り合わせた後、ＤＲＡＭセ
ルの形成を行なっても良い。図９は、本発明の第４の実
施例に係わる光電変換装置を含んだＣＣＤイメ−ジセン
サの画素部の断面図である。
グサイト，ゲッタリングバリアが形成されたシリコン基
板とシリコン基板３１とを張り合わせた後、ＤＲＡＭセ
ルの形成を行なっても良い。図９は、本発明の第４の実
施例に係わる光電変換装置を含んだＣＣＤイメ−ジセン
サの画素部の断面図である。
【００５４】ｎ型のシリコン基板５１中には、ｐウェル
領域５２が形成されている。このｐウェル５２中には、
垂直ＣＣＤ領域５３（ｎ- 層）とフォトダイオ−ド領域
６１（ｎ- 層）とが交互に形成されている。垂直ＣＣＤ
領域５３とフォトダイオ−ド領域６１とは、垂直ＣＣＤ
のチャネルストップ（Ｐ+ 層）６０によって分離されて
いる。垂直ＣＣＤ領域５３上には、ＳｉＯ2 からなるゲ
−ト酸化膜５４を介してポリシリコンからなるゲ−ト電
極５５が形成されている。このゲ−ト電極５５上には、
ＳｉＯ2 等のＣＶＤ酸化膜５６，アルミニウムからなる
光シ−ルド層５７，５９がこの順に形成され、その上に
は、ＢＰＳＧ等からなる絶縁膜５８が形成されている。
そして、基板５１の裏面には、高濃度のボロンド−プポ
リシリコン膜２１が形成されている。このボロンド−プ
ポリシリコン膜２１の形成は次のようにして行なう。
領域５２が形成されている。このｐウェル５２中には、
垂直ＣＣＤ領域５３（ｎ- 層）とフォトダイオ−ド領域
６１（ｎ- 層）とが交互に形成されている。垂直ＣＣＤ
領域５３とフォトダイオ−ド領域６１とは、垂直ＣＣＤ
のチャネルストップ（Ｐ+ 層）６０によって分離されて
いる。垂直ＣＣＤ領域５３上には、ＳｉＯ2 からなるゲ
−ト酸化膜５４を介してポリシリコンからなるゲ−ト電
極５５が形成されている。このゲ−ト電極５５上には、
ＳｉＯ2 等のＣＶＤ酸化膜５６，アルミニウムからなる
光シ−ルド層５７，５９がこの順に形成され、その上に
は、ＢＰＳＧ等からなる絶縁膜５８が形成されている。
そして、基板５１の裏面には、高濃度のボロンド−プポ
リシリコン膜２１が形成されている。このボロンド−プ
ポリシリコン膜２１の形成は次のようにして行なう。
【００５５】即ち、素子形成工程の初期に、ＣＶＤ法を
用いて、基板５１の表面にマスクとなる厚さ約０．８μ
ｍのシリコン酸化膜を形成する。次いでＳｉＨ4 ガス，
Ｂ2H 6 ガスを用いたＣＶＤ法により、基板５１の裏面に
ゲッタリングサイト（ゲッタリングバリア）となる、ボ
ロン濃度が１０20ａｔｏｍｓ／ｃｍ3 以上、厚さが５０
０ｎｍ程度のボロンド−プポリシリコン膜２１を形成す
る。成膜条件は第１の実施例の条件と同様である。続い
て、例えば、８００℃、２０分以上の低温熱処理を行な
う。この後、上述したｐウェル領域５２などを形成する
工程に移行する。
用いて、基板５１の表面にマスクとなる厚さ約０．８μ
ｍのシリコン酸化膜を形成する。次いでＳｉＨ4 ガス，
Ｂ2H 6 ガスを用いたＣＶＤ法により、基板５１の裏面に
ゲッタリングサイト（ゲッタリングバリア）となる、ボ
ロン濃度が１０20ａｔｏｍｓ／ｃｍ3 以上、厚さが５０
０ｎｍ程度のボロンド−プポリシリコン膜２１を形成す
る。成膜条件は第１の実施例の条件と同様である。続い
て、例えば、８００℃、２０分以上の低温熱処理を行な
う。この後、上述したｐウェル領域５２などを形成する
工程に移行する。
【００５６】本実施例でも、ボロンド−プポリシリコン
膜２１により、重金属等の汚染物質の侵入防止や除去を
行なうことができる。この結果、重金属による少数キャ
リアの生成消滅中心の発生を防止でき、白傷の発生を無
くすことができる。
膜２１により、重金属等の汚染物質の侵入防止や除去を
行なうことができる。この結果、重金属による少数キャ
リアの生成消滅中心の発生を防止でき、白傷の発生を無
くすことができる。
【００５７】なお、第１の実施例のように、ゲッタリン
グサイト，ゲッタリングバリアが形成されたシリコン基
板とシリコン基板５１とを張り合わせた後、ＣＣＤの形
成を行なっても良い。更に、ゲッタリングバリアの表面
を酸化膜や窒化膜からなる保護膜で被覆しても良い。
グサイト，ゲッタリングバリアが形成されたシリコン基
板とシリコン基板５１とを張り合わせた後、ＣＣＤの形
成を行なっても良い。更に、ゲッタリングバリアの表面
を酸化膜や窒化膜からなる保護膜で被覆しても良い。
【００５８】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ポリシリコ
ン膜を用いたゲッタリングサイト，ゲッタリングバリア
について説明したが、その代わりに、エピタキシャルシ
リコン膜等の膜を用いても良い。更に、ゲッタリングサ
イト，ゲッタリングバリアの形成工程は、上記実施例で
述べた工程段階に限定されるものではなく、その前後の
工程段階であっても良い。また、上記実施例では、ボロ
ンを含むシリコン膜を基板の裏面に設けたが、その代わ
りに、例えば、基板の裏面にボロンをイオン注入し、基
板の裏面をボロン層に変えても良い。要は、低温熱処理
工程によりボロンに重金属等の不純物を取り込めるよう
にすれば良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
るものではない。例えば、上記実施例では、ポリシリコ
ン膜を用いたゲッタリングサイト，ゲッタリングバリア
について説明したが、その代わりに、エピタキシャルシ
リコン膜等の膜を用いても良い。更に、ゲッタリングサ
イト，ゲッタリングバリアの形成工程は、上記実施例で
述べた工程段階に限定されるものではなく、その前後の
工程段階であっても良い。また、上記実施例では、ボロ
ンを含むシリコン膜を基板の裏面に設けたが、その代わ
りに、例えば、基板の裏面にボロンをイオン注入し、基
板の裏面をボロン層に変えても良い。要は、低温熱処理
工程によりボロンに重金属等の不純物を取り込めるよう
にすれば良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【００５９】
【発明の効果】以上詳述したように本発明によれば、基
板裏面にボロンを含むシリコン膜を堆積し、低温熱処理
によりこのポリシリコン膜に汚染物質を吸収させること
で、素子特性の低下を招くこと無く素子領域の汚染物質
を除去でき、もって半導体素子の製造歩留まりを向上す
ることができる。
板裏面にボロンを含むシリコン膜を堆積し、低温熱処理
によりこのポリシリコン膜に汚染物質を吸収させること
で、素子特性の低下を招くこと無く素子領域の汚染物質
を除去でき、もって半導体素子の製造歩留まりを向上す
ることができる。
【図１】本発明の第１の実施例に係わる半導体装置の製
造工程断面図。
造工程断面図。
【図２】再結合寿命と熱処理温度との関係を示す特性
図。
図。
【図３】熱処理時間と熱処理温度との関係を示す特性
図。
図。
【図４】再結合寿命と熱処理温度との関係を示す特性
図。
図。
【図５】本発明の第２の実施例に係わるＣＭＯＳトラン
ジスタの製造工程断面図リンのシリコンに対する固溶限
曲線。
ジスタの製造工程断面図リンのシリコンに対する固溶限
曲線。
【図６】リ−ク電流と電圧との関係を示す特性図。
【図７】本発明の第３の実施例に係わるＤＲＡＭセルの
製造工程断面図。
製造工程断面図。
【図８】本発明の第３の実施例に係わるＤＲＡＭセルの
製造工程断面図。
製造工程断面図。
【図９】本発明の第４の実施例に係わるＣＣＤイメ−ジ
センサの画素部の断面図。
センサの画素部の断面図。
１ａ，１ｂ，１１，３１，５１…シリコン基板、２ａ，
２ｂ，２１…ボロンド−プポリシリコン膜、１２，５２
…ｐウェル、１３，３２…フィ−ルド酸化膜、１４，１
８，３６，３８，５４，５６…酸化膜、１５…ｎ+ ポリ
シリコン膜、１６…ｐ+ 不純物層、１７…ｎ+ 不純物
層、１９…ポリシリコン膜、２０，４２…絶縁膜、２２
…配線パタ−ン、３５…ｎ- 層、３７…キャパシタ電
極、３９，５５…ゲ−ト電極、４０，４１…ｎ+ 不純物
層、５３…垂直ＣＣＤ領域、６０…チャネルストップ、
６１…フォトダイオ−ド領域。
２ｂ，２１…ボロンド−プポリシリコン膜、１２，５２
…ｐウェル、１３，３２…フィ−ルド酸化膜、１４，１
８，３６，３８，５４，５６…酸化膜、１５…ｎ+ ポリ
シリコン膜、１６…ｐ+ 不純物層、１７…ｎ+ 不純物
層、１９…ポリシリコン膜、２０，４２…絶縁膜、２２
…配線パタ−ン、３５…ｎ- 層、３７…キャパシタ電
極、３９，５５…ゲ−ト電極、４０，４１…ｎ+ 不純物
層、５３…垂直ＣＣＤ領域、６０…チャネルストップ、
６１…フォトダイオ−ド領域。
Claims (2)
- 【請求項１】表面に素子が形成される半導体基板の裏面
にボロンを含むシリコン膜を設ける工程と、 熱処理により、前記半導体基板中の汚染物質を、前記ボ
ロンを含むシリコン膜中に吸込み、前記汚染物質を前記
半導体基板から除去する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記熱処理の温度は、６００〜９００℃で
あることを特徴とする請求項１に記載の半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011109A JPH05206146A (ja) | 1992-01-24 | 1992-01-24 | 半導体装置の製造方法 |
| KR93000786A KR960012624B1 (en) | 1992-01-24 | 1993-01-21 | Fabricating method of semiconductor device |
| US08/007,876 US5360748A (en) | 1992-01-24 | 1993-01-22 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011109A JPH05206146A (ja) | 1992-01-24 | 1992-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206146A true JPH05206146A (ja) | 1993-08-13 |
Family
ID=11768843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011109A Pending JPH05206146A (ja) | 1992-01-24 | 1992-01-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5360748A (ja) |
| JP (1) | JPH05206146A (ja) |
| KR (1) | KR960012624B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815077B1 (en) * | 2003-05-20 | 2004-11-09 | Matrix Semiconductor, Inc. | Low temperature, low-resistivity heavily doped p-type polysilicon deposition |
| US6906368B2 (en) | 2002-09-26 | 2005-06-14 | Hitachi, Ltd. | Magnetic recording medium and magnetic memory apparatus |
| US8329563B2 (en) | 2006-02-24 | 2012-12-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a gettering layer and manufacturing method therefor |
| JP2015088698A (ja) * | 2013-11-01 | 2015-05-07 | 信越半導体株式会社 | シリコンウェーハ及びその製造方法 |
| JP2016127169A (ja) * | 2015-01-05 | 2016-07-11 | 信越化学工業株式会社 | 太陽電池用基板の製造方法 |
| JP2020045257A (ja) * | 2018-09-19 | 2020-03-26 | 三菱マテリアル株式会社 | 多結晶シリコンロッドの製造方法 |
| JP2025530952A (ja) * | 2023-08-30 | 2025-09-19 | 中▲環▼▲領▼先半▲導▼体科技股▲分▼有限公司 | 半導体基材、その製造方法及び画像センサ |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526476B2 (ja) * | 1993-02-22 | 1996-08-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH06252153A (ja) * | 1993-03-01 | 1994-09-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP3524141B2 (ja) * | 1994-03-25 | 2004-05-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5757063A (en) * | 1994-03-25 | 1998-05-26 | Kabushiki Kaisha Toshiba | Semiconductor device having an extrinsic gettering film |
| JP3355851B2 (ja) * | 1995-03-07 | 2002-12-09 | 株式会社デンソー | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| US7075002B1 (en) * | 1995-03-27 | 2006-07-11 | Semiconductor Energy Laboratory Company, Ltd. | Thin-film photoelectric conversion device and a method of manufacturing the same |
| JP3498431B2 (ja) * | 1995-07-04 | 2004-02-16 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2743904B2 (ja) * | 1996-02-16 | 1998-04-28 | 日本電気株式会社 | 半導体基板およびこれを用いた半導体装置の製造方法 |
| JP3545131B2 (ja) * | 1996-06-11 | 2004-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2943728B2 (ja) * | 1996-10-18 | 1999-08-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3844552B2 (ja) | 1997-02-26 | 2006-11-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3546789B2 (ja) | 1999-12-24 | 2004-07-28 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2004507881A (ja) * | 2000-04-20 | 2004-03-11 | ディジラッド・コーポレーション | 低漏洩電流の裏面照射フォトダイオードの製造 |
| JP2002075917A (ja) * | 2000-08-25 | 2002-03-15 | Canon Inc | 試料の分離装置及び分離方法 |
| US6861341B2 (en) * | 2002-02-22 | 2005-03-01 | Xerox Corporation | Systems and methods for integration of heterogeneous circuit devices |
| JP4232597B2 (ja) * | 2003-10-10 | 2009-03-04 | 株式会社日立製作所 | シリコン太陽電池セルとその製造方法 |
| US8148249B2 (en) * | 2008-09-12 | 2012-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of fabricating high-k metal gate devices |
| US8541305B2 (en) * | 2010-05-24 | 2013-09-24 | Institute of Microelectronics, Chinese Academy of Sciences | 3D integrated circuit and method of manufacturing the same |
| CN104576377A (zh) * | 2013-10-13 | 2015-04-29 | 中国科学院微电子研究所 | 一种mosfet结构及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4053335A (en) * | 1976-04-02 | 1977-10-11 | International Business Machines Corporation | Method of gettering using backside polycrystalline silicon |
| US4608096A (en) * | 1983-04-04 | 1986-08-26 | Monsanto Company | Gettering |
| JPS60254737A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | シリコンウエ−ハのゲツタリング方法 |
| JPS6124240A (ja) * | 1984-07-13 | 1986-02-01 | Toshiba Corp | 半導体基板 |
| JPH03173131A (ja) * | 1989-12-01 | 1991-07-26 | Hitachi Ltd | 半導体装置の製造方法 |
-
1992
- 1992-01-24 JP JP4011109A patent/JPH05206146A/ja active Pending
-
1993
- 1993-01-21 KR KR93000786A patent/KR960012624B1/ko not_active Expired - Fee Related
- 1993-01-22 US US08/007,876 patent/US5360748A/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906368B2 (en) | 2002-09-26 | 2005-06-14 | Hitachi, Ltd. | Magnetic recording medium and magnetic memory apparatus |
| US7247510B2 (en) | 2002-09-26 | 2007-07-24 | Hitachi, Ltd. | Magnetic recording medium and magnetic memory apparatus |
| US6815077B1 (en) * | 2003-05-20 | 2004-11-09 | Matrix Semiconductor, Inc. | Low temperature, low-resistivity heavily doped p-type polysilicon deposition |
| US7419701B2 (en) | 2003-05-20 | 2008-09-02 | Sandisk 3D Llc | Low-temperature, low-resistivity heavily doped p-type polysilicon deposition |
| US8329563B2 (en) | 2006-02-24 | 2012-12-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a gettering layer and manufacturing method therefor |
| JP2015088698A (ja) * | 2013-11-01 | 2015-05-07 | 信越半導体株式会社 | シリコンウェーハ及びその製造方法 |
| JP2016127169A (ja) * | 2015-01-05 | 2016-07-11 | 信越化学工業株式会社 | 太陽電池用基板の製造方法 |
| WO2016110891A1 (ja) * | 2015-01-05 | 2016-07-14 | 信越化学工業株式会社 | 太陽電池用基板の製造方法及び太陽電池用基板 |
| US11901475B2 (en) | 2015-01-05 | 2024-02-13 | Shin-Etsu Chemical Co., Ltd. | Method for manufacturing substrate for solar cell and substrate for solar cell |
| US12237435B2 (en) | 2015-01-05 | 2025-02-25 | Shin-Etsu Chemical Co., Ltd. | Method for manufacturing substrate for solar cell and substrate for solar cell |
| US12414401B2 (en) | 2015-01-05 | 2025-09-09 | Shin-Etsu Chemical Co., Ltd. | Method for manufacturing substrate for solar cell and substrate for solar cell |
| JP2020045257A (ja) * | 2018-09-19 | 2020-03-26 | 三菱マテリアル株式会社 | 多結晶シリコンロッドの製造方法 |
| JP2025530952A (ja) * | 2023-08-30 | 2025-09-19 | 中▲環▼▲領▼先半▲導▼体科技股▲分▼有限公司 | 半導体基材、その製造方法及び画像センサ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5360748A (en) | 1994-11-01 |
| KR960012624B1 (en) | 1996-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5360748A (en) | Method of manufacturing a semiconductor device | |
| US5162241A (en) | Method of manufacturing a semiconductor device | |
| US4053335A (en) | Method of gettering using backside polycrystalline silicon | |
| JP4211696B2 (ja) | 固体撮像装置の製造方法 | |
| JP3524141B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0745800A (ja) | Ｓｏｉ基板 | |
| KR20030059080A (ko) | 고체 촬상 장치의 제조 방법 | |
| JPH11204771A (ja) | 半導体基板の製造方法及び固体撮像装置の製造方法 | |
| JP3471394B2 (ja) | 半導体紫外線センサ | |
| US6344092B1 (en) | Epitaxial semiconductor substrate, manufacturing method thereof, manufacturing method of semiconductor device and manufacturing method of solid-state imaging device | |
| CN101866938B (zh) | 互补金属氧化物半导体图像传感器的制造方法 | |
| JP3211747B2 (ja) | 半導体装置の製造方法 | |
| JPH05136153A (ja) | 半導体装置及びその製造方法 | |
| JP3589473B2 (ja) | Ｓｉ半導体素子の製造方法 | |
| JP3579069B2 (ja) | 半導体装置の製造方法 | |
| JP6122649B2 (ja) | 浅い接合を有する紫外線受光素子 | |
| JP3941075B2 (ja) | エピタキシャルシリコン基板及び固体撮像装置並びにこれらの製造方法 | |
| JPH04101428A (ja) | 半導体装置およびその製造方法 | |
| JPH0737892A (ja) | 半導体集積回路装置 | |
| JP2002134511A (ja) | 半導体基板の製造方法および固体撮像装置の製造方法 | |
| JPH06140410A (ja) | 半導体装置の製造方法 | |
| US20090200633A1 (en) | Semiconductor structures with dual isolation structures, methods for forming same and systems including same | |
| JPH04262537A (ja) | 光電変換デバイスの製造方法 | |
| JP3207551B2 (ja) | 半導体装置の製造方法 | |
| JP2006179592A (ja) | 固体撮像素子形成用基板、これを用いた固体撮像素子およびその製造方法 |