JPH0737892A

JPH0737892A - 半導体集積回路装置

Info

Publication number: JPH0737892A
Application number: JP18291193A
Authority: JP
Inventors: Hiroshi Tomita; 寛冨田; Masami Aoki; 正身青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-07-23
Filing date: 1993-07-23
Publication date: 1995-02-07

Abstract

(57)【要約】【目的】本発明は、高温短時間、低温短時間の熱処理
でも十分に汚染物質を除去することができるようにし、
信頼性の高い半導体装置を提供する。【構成】本発明では、半導体基板１表面に形成された
素子分離絶縁膜４と、この素子分離絶縁膜４で囲まれた
素子領域とから構成され、前記素子分離絶縁膜４を貫通
して前記半導体基板１に到達するように形成され、内部
に基板内不純物収集効率の高い物質２３を充填してなる
溝２２を具備したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特に素子形成領域から重金属、軽金属などの汚染
物質を効率よく除去するための構造に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置は高集積化の
一途を辿っており、その信頼性向上のために電子デバイ
ス内部に取り込まれた重金属および軽金属等の不純物を
除去し、電気的特性を高める必要がある。

【０００３】すなわち、半導体装置の製造工程中にシリ
コン基板内部に導入された重金属汚染は自由電子（正
孔）のトラップ中心を形成したり、ｐｎ接合のリークの
原因となり、半導体素子の電気特性を劣化させる。例え
ば、シリコン基板内部にＦｅ，Ｃｕ，Ｎｉ，Ａｕなどの
重金属が導入されるとＭＯＳライフタイムが低下し、Ｄ
ＲＡＭのメモリホールディング時間が短くなる。またゲ
ート酸化膜中に導入された金属汚染物は酸化膜の絶縁耐
圧やリーク電流等の電気特性の劣化および欠陥密度の増
大などの原因になることが報告されている。

【０００４】このように、重金属汚染は、その電気的特
性の劣化を引き起こし、特にＵＬＳＩの生産においては
少量の汚染でも素子特性が劣化したり変動したりするた
め生産歩留まりを低下させる大きな原因となっている。

【０００５】通常このような汚染物質に対して、従来か
ら２つの対策が行われてきた。

【０００６】その１つは生産環境の清浄化をはかること
によって、ウェハの汚染を極力減らすという方法であ
る。クリーンルーム内のダスト、汚染等を低減する技術
は、ウルトラクリーンテクノロジーとして開発が行われ
ている。しかしながら、これらの生産環境の完全な清浄
化達成には、時間、コスト等の種々の要因から困難な点
が多い。

【０００７】もう１つは、重金属汚染などの汚染物質を
素子形成領域から除去することである。その方法には汚
染物質をウエットあるいはドライエッチングによって除
去する方法とゲッタリングによる除去方法とがある。

【０００８】ウェットあるいはドライエッチングによる
不純物除去方法は半導体基板表面の不純物に関しては基
板をエッチングすることなしに除去することができる
が、半導体基板中の不純物に関しては半導体基板表面か
ら、その汚染物質が含まれる領域まで半導体基板をエッ
チングすることによって同時に不純物物質も除去すると
いう方法である。半導体基板をエッチングする方法は例
えばＨＦ＋ＨＮＯ₃による酸エッチング、あるいはＮＨ
₄ＯＨなどによるアルカリエッチング、ＣＦ₄，ＮＦ₃
などのガスエッチングなどがある。これらの方法は比較
的容易に半導体基板表面および基板中の汚染物質を除去
することができるが、汚染が生じるプロセスを経る度毎
に、半導体基板表面を削る必要があり、微細加工技術の
発展によって素子間の距離が短くなっているパターン構
成上、形成工程中に何度もウェハを削るというのは信頼
性低下の大きな原因となっていた。

【０００９】一方、基板のエッチングを必要としないゲ
ッタリングによる不純物の除去方法は大きく２つに分け
られ、イントリンシックゲッタリング（ＩＧ）とエクス
トリンシックゲッタリング（ＥＧ）とがある。

【００１０】イントリンシックゲッタリングは、ウェハ
自体に６５０〜７５０℃の低温熱処理を加えることによ
って、酸素の析出核を形成した後、１０００℃以上の高
温熱処理によって酸素析出物を形成し、その周りの歪あ
るいは欠陥などに汚染物質を析出させる方法である。ま
た、この２ステップ熱処理に先立ち、１２００℃程度の
高温熱処理を、表面近傍の素子活性領域内での酸素析出
防止のために行うことも多い。このゲッタリング方法は
ウェハ内部の不純物である酸素が必要であり、酸素析出
物形成のための熱処理が重要な意味をもっている。つま
り最適な析出状態をつくるため、低温から高温までのす
べての熱プロセスにおけるウェハの熱履歴管理が必要に
なり、ウェハの転位強度とのかねあいから高度の技術が
必要になる。またＣＺ結晶ではＩＧ効果が望めるが、酸
素不純物が少ないＦＺ結晶ではその効果は望めない。

【００１１】一方エクストリンシックゲッタリングはウ
ェハの裏面で不純物をゲッタリングするリンゲッタリン
グ、ウェハ裏面ダメージゲッタリング、ウェハ裏面ポリ
シリコンゲッタリングなどがある。

【００１２】リンゲッタリングでは、プロセスの最終工
程でウェハ裏面からリンを拡散させ、汚染金属をリン拡
散領域に析出させることによって、素子の活性領域から
重金属を除去するようにしている。リンゲッタリングを
行うには、例えばＰＯＣｌ₃をリンの原料ガスとして用
い、高濃度のリン拡散層を形成するためにウェハを８０
０℃以上の高温にさらす必要がある。

【００１３】ウェハ裏面ダメージゲッタリングでは、ウ
ェハ裏面に故意に機械的歪を形成する。この結果機械的
歪を核にしてＵＬＳＩ製造工程において最初の酸化工程
で酸素誘起積層欠陥が発生し、そこに金属不純物が析出
する。機械的歪は、例えば酸化シリコン微粉末をウェハ
の裏面に吹き付けることによって形成することができ
る。またウェハ裏面ポリシリコンゲッタリングはウェハ
の裏面にポリシリコンの膜を堆積させ、そのポリシリコ
ンの粒界に金属不純物を析出させる方法である。これら
のゲッタリング方法ではゲッタリングサイトがウェハの
裏面に位置するようになっており、これが今後のゲッタ
リング技術としては大きな問題となる。つまり今後の半
導体産業においては集積度の観点からみると、ますます
集積度が増し、コストと歩留まりの関係から必然的にシ
リコンウェハの大直径化が進みその結果、ウェハの反
り、強度の問題からウェハの厚さが増大する。また高集
積化のために浅い不純物拡散層が必要になり、その結果
として高温熱処理の許容時間が短くなる。あるいはまた
低温熱処理において処理時間を長くするかいずれかの方
法をとらなければならない。したがってウェハ表面近傍
の金属不純物を裏面のゲッタリングサイトまで拡散さ
せ、汚染物質を素子形成層から十分に除去することが非
常に困難となっている。

【００１４】このような問題からウェハの表面にゲッタ
リングサイトを形成する必要が生じ、その結果ウェハ表
面への高エネルギーイオンを注入することによって、素
子形成層から数μm 深いところにゲッタリングサイトを
つくるフロントサイドゲッタリングが発明された。これ
らの方法はウェハ表面から数μm の範囲内でイオン注入
ダメージを発生せしめ、その欠陥に金属不純物を析出さ
せる方法である。しかしこの方法は高エネルギーのイオ
ン注入が必要であり、その結果としてイオンチャンバー
内の金属不純物を同時に深いサイトに注入させてしま
う。また浅い素子形成領域にも結晶欠陥を与えかねない
という問題がある。

【００１５】このように高い生産性を得るためのウェハ
の大直径化に伴うウェハ厚さの増大と超微細素子の開発
のためのプロセスの低温化に対しては、現在のゲッタリ
ング方法では金属不純物の汚染物質を十分に除去するこ
とができないという問題があった。

【００１６】

【発明が解決しようとする課題】このように、プロセス
全般の完全な正常化をめざしたウルトラクリーンテクノ
ロジーが進んでも、素子の超微細化により、少量の汚染
でも素子特性が低下するため、ゲッタリングによる汚染
物質の除去はＵＬＳＩの製造に不可欠な工程となってく
る。したがって、さらなる高度な熱履歴管理を行いＩＧ
技術をより完成度の高い技術として確立していく必要が
ある。しかしながら、今後予想されるウェハの大直径化
に伴うウェハ厚さの増大と、超微細素子の開発のための
プロセス温度に低温化という問題に対して、ウェハ表面
近傍の金属不純物を裏面のゲッタリングサイトまで拡散
させ、汚染物質を素子形成層から除去するという従来の
ＥＧ技術はまだ十分な対応がなされているとはいえな
い。

【００１７】本発明は、前記実情に鑑みてなされて、高
温短時間、低温短時間の熱処理でも十分に汚染物質を除
去することができるようにし、信頼性の高い半導体装置
を提供することを目的とする。

【００１８】

【課題を解決するための手段】そこで本発明では、半導
体基板表面に形成された素子分離絶縁膜と、この素子分
離絶縁膜で囲まれた素子領域とから構成され、前記素子
分離絶縁膜を貫通して前記半導体基板に到達するように
形成され、内部に金属不純物収集物質が充填されてなる
溝を具備したことを特徴とする。

【００１９】また本発明の第２では、半導体基板表面に
形成された配線層と、前記半導体基板上に設けられ、前
記半導体基板に達する溝が形成された絶縁膜と、前記溝
を埋め込み、かつ前記半導体基板と直接接するように形
成された金属不純物収集物質からなる疑似配線層とを具
備したことを特徴とする。

【００２０】本発明の第３では、半導体基板表面に形成
された溝からなる素子分離領域と、この素子分離領域で
囲まれた素子領域とから構成され、前記素子分離領域
が、前記溝内に側壁絶縁膜を介して金属不純物収集物質
が充填されて構成され、少なくとも前記溝の一部でこの
物質が基板と直接接していることを特徴とする。

【００２１】本発明の第４では、半導体基板表面に形成
された素子分離領域と、この素子分離領域で囲まれた素
子領域とから構成され、前記素子領域内に、素子部より
不快部分に金属不純物収集物質が充填され、少なくとも
一部でこの物質が基板と直接接するように構成された溝
を具備したことを特徴とする。

【００２２】なお、基板内不純物収集効率の高い物質と
しては、アモルファスシリコン、ポリシリコン、および
それらにリンまたはボロンの一方を添加したアモルファ
スシリコンまたはポリシリコン、リン添加シリケートガ
ラス（ＰＳＧ）、ボロン添加シリケートガラス（ＢＳ
Ｇ）、またはリン・ボロン添加シリケートガラス（ＢＰ
ＳＧ）、Ｔｉ，Ｗ，Ｔａなどの金属シリサイドのいずれ
かあるいはその複合体がある。さらにゲッタリング効果
を高めるために前記膜中のＢおよびＰの濃度はそれぞれ
１０²⁰atoms/cm³以上であることが望ましい。

【００２３】

【作用】本発明によれば、トレンチ構造の溝あるいは穴
の内部に形成されたゲッタリングサイトが半導体基板表
面に存在するため、金属不純物の除去に必要な金属不純
物の熱拡散時間が短くてすみ、低温熱処理でも金属不純
物を上記ゲッタリングサイトに十分に取り込むことがで
きる。また製造プロセスの温度上昇を招くことなく従来
より低温化した場合にも効果は十分に得ることができ
る。また裏面にゲッタリングサイトを形成する従来の方
法の場合に比べ、素子領域に近い領域にゲッタリングサ
イトを形成することができるため、ゲッタリング効果が
大幅に向上し、信頼性が向上する。

【００２４】また、半導体基板表面にゲッタリング層を
形成する高エネルギーイオン注入によるフロントサイド
ゲッタリングと比較すると、より加速電圧が低い反応性
イオンエッチングやウェットエッチングにより、トレン
チ構造の溝あるいは穴をゲッタリングサイトとして形成
するため、汚染および結晶欠陥などのダメージがない。
さらに高エネルギーイオン注入によるフロントサイドゲ
ッタリングでは、イオン注入による欠陥がゲッタリング
サイトとして働いているため、一旦高温熱処理を施すこ
とによって欠陥が回復し、そのゲッタリング効果は低下
する。これに対し、本発明の方法ではゲッタリング効果
を有する物質を基板表面に埋め込んでいるため、それ自
体がなくならない限り、何回熱処理を繰り返しても本質
的にはゲッタリング効果は低下しない。したがってゲッ
タリング効果の持続性の観点から見ても極めて有効であ
る。例えば、トランジスタとキャパシタとからなるＤＲ
ＡＭにおいてはキャパシタ電極の下部にゲッタリング層
を形成することができるため、ＭＯＳライフタイムの低
下、メモリホールディング時間の低下等を防止すること
ができる。

【００２５】なお本発明の第１によれば、上記作用に加
え、素子分離絶縁膜を貫通して半導体基板に到達するよ
うに溝を形成しこの内部に基板内不純物収集効率の高い
物質を充填しているため、基板の不要部を利用してお
り、これにより素子面積を増大することがない。

【００２６】また本発明の第２では、半導体基板表面に
形成される配線層との表面段差を緩和すべく平坦化のた
めに設けられる疑似配線層の少なくとも一部を半導体基
板に到達するように形成された基板内不純物収集効率の
高い物質で構成するようにしているため、上記作用に加
え基板の不要部を利用しており、これにより素子面積を
増大することがない。

【００２７】本発明の第３では、トレンチを用いた素子
分離構造において、素子分離領域が、溝内に側壁絶縁膜
を介して基板内不純物収集効率の高い物質が充填されて
構成され、少なくとも前記溝の一部でこの物質が基板と
直接接するようにしているため、工数を増大することな
く、容易に形成され、絶縁物のみをトレンチに充填した
場合よりも、熱工程におけるストレスが小さく、クラッ
クなどの問題もない。

【００２８】本発明の第４では、素子領域内に、基板内
不純物収集効率の高い物質が素子部より深い部分に充填
され、少なくとも一部でこの物質が基板と直接接するよ
うに構成された溝を配設しているため、素子により近接
してゲッタリング物質を配設することができ、よりゲッ
タリング効率が向上する。

【００２９】例えばゲッタリングサイトとしてポリシリ
コンを用いる場合には、金属不純物はポリシリコンの結
晶粒界に速やかにゲッタリングされデバイスの汚染を除
去する。

【００３０】

【実施例】以下本発明の実施例について図面を参照しつ
つ詳細に説明する。

【００３１】図１は本発明の第１の実施例の半導体装置
を示す断面図である。この半導体装置はシリコン基板表
面に形成されたトレンチＴ内に酸化シリコン膜からなる
側壁絶縁膜８を介して内部にリンドープのポリシリコン
からなるゲッタリング層３が充填されゲッタリングサイ
ト２として作用するとともに、素子分離領域を構成し、
この素子分離領域で囲まれた領域に素子（図示せず）が
形成されている。

【００３２】かかる構成によれば、半導体基板表面に持
続性のあるゲッタリングサイトを形成しているため、金
属不純物を除去するのに必要な拡散時間が低温プロセス
においても十分に確保される。さらにまたポリシリコン
は、酸化シリコンよりもシリコン基板の熱効率に近いた
め、熱工程におけるストレスも小さく、クラックなどの
問題もない図２は本発明の第１の実施例の変形例であ
り、ＬＯＣＯＳ法で形成した素子分離絶縁膜４の底部に
あらかじめトレンチを形成し、前記第１の実施例と同様
に酸化シリコン膜からなる側壁絶縁膜８を形成し、内部
にリンドープのポリシリコンからなるゲッタリング層２
を充填したことを特徴とする。

【００３３】この構造では素子分離領域の大きさに応じ
てトレンチを細くしたり、図３に示すように太くしたり
することができる。

【００３４】次に、本発明の第２の実施例として、ＭＯ
Ｓデバイスにおけるウェル分離をトレンチによる素子分
離で構成したことを特徴とする。

【００３５】まず、図４に示すように半導体基板１表面
に順次ｎ型拡散層６およびｐ型拡散層７を形成し、さら
にレジストパターン５を形成してこれをマスクとし異方
性エッチングによりｎ型拡散層６とｐ型拡散層７との間
に、基板に到達するようにトレンチＴを形成する。

【００３６】この後、図５に示すようにトレンチ表面に
酸化シリコン膜８を形成する。この酸化シリコン膜は絶
縁膜であれば単一あるいは積層の絶縁膜などどのような
構造でもよい。

【００３７】次に、図６に示すように不要部の酸化シリ
コン膜８およびトレンチ底部の酸化シリコン膜をエッチ
ング除去する。なお底部の酸かシリコン膜は部分的に除
去するようにしてもよい。

【００３８】この後図７に示すように全面にアモルファ
スシリコンからなる充填物質を堆積し、エッチバックを
行いトレンチ内部にアモルファスシリコンからなる充填
物質を残留せしめゲッタリング層３を形成する（図
８）。

【００３９】そして、トレンチ上面を酸化して絶縁化し
トレンチ分離が完成する（図９）。このように、ゲッタ
リング効果をもつ充填物質がトレンチ素子分離の底部に
おいて直接シリコン基板に接する構造をしているため、
基板中の金属不純物はこの底部から充填物質に捕獲され
る。

【００４０】なお充填物質はトレンチ全体に埋め込む必
要はなく、図１０に示すように上部にはテトラエトキシ
シランなどの絶縁膜９を埋め込むなど、他の物質を埋め
込むようにしてもよい。

【００４１】次に本発明と従来例の裏面ＥＧとによる低
温プロセスにおけるゲッタリング能力を一定の処理時間
毎に測定した結果を図１０に示す。ここでは実施例１の
ゲッタリングサイト２を有する半導体装置のウェハ表面
にＦｅを強制汚染したウェハについてバルク少数キャリ
アの再結合寿命の低温熱処理時間による変化を測定し
た。なお図中、ゲッタリングを施していない場合を比較
例３として、従来のＥＧ法である裏面ポリシリコンゲッ
タリングを行った場合を比較例４として示した。この結
果からあきらかなように本発明は６００℃の低温におい
ても１時間以内の熱処理によってバルク少数キャリアの
再結合寿命が、汚染されていないウェハレベルまで回復
している。一方、従来のＥＧではウェハ裏面にゲッタリ
ングサイトを形成するため、裏面までＦｅなどの不純物
が拡散する必要があるため、拡散時間が長くなる。

【００４２】このようにウェハ表面近傍の素子活性領域
内の汚染に対しては低温プロセスあるいは高温短時間プ
ロセスにおいて本発明のフロントサイドゲッタリングが
極めて有効であることがわかる。

【００４３】次に、本発明の第３の実施例として、トレ
ンチ分離による素子分離を用いたものにおいて、トレン
チ内部にゲッタリング物質を充填し、トレンチ底部で基
板と電気的に接触するようにした半導体装置について説
明する。

【００４４】この半導体装置は図１２に示すように、シ
リコン基板１表面に形成されたｎ型シリコン層１Ｗ内に
トレンチＴが形成され、このトレンチＴの内部に側壁絶
縁膜８を介してボロンドープのポリシリコン等のゲッタ
リング物質３を充填し、トレンチ底部で基板１と電気的
に接続するようにすると共に、素子分離を行うようにし
たことを特徴とする。なおこの素子分離トレンチＴで囲
まれた素子領域内にゲート絶縁膜１１を介して形成され
たゲート電極１０とソース・ドレイン領域１２，１３と
してのｐ型拡散層が形成されてＭＯＳＦＥＴを構成して
いる。

【００４５】この場合も素子分離領域をゲッタリングサ
イトとして用いているため、表面に近い位置にゲッタリ
ング層を配設することができ、ゲッタリング効果が極め
て高い。

【００４６】次に、本発明の第４の実施例として、ＭＯ
ＳＦＥＴとキャパシタとからなるＤＲＡＭのキャパシタ
底部にゲッタリング層３を形成した例について図１３乃
至図１５の製造工程図を参照しつつ説明する。

【００４７】この例ではまず、図１３に示すように基板
１表面にＬＯＣＯＳ法により素子分離絶縁膜４を形成し
（バッファ酸化膜１４で覆われている）、この後窒化シ
リコン膜１５を介して所望の膜厚の酸化シリコン膜５を
ＣＶＤ法により形成し、これらをパターニングしてマス
クとして異方性エッチングを行い、トレンチＴを形成す
る。

【００４８】次いで図１４に示すようにこのトレンチ内
にリンドープのポリシリコン層からなるゲッタリング層
３を形成する。

【００４９】そしてさらに、通常の方法でゲート絶縁膜
１１を介してゲート電極１０を形成するとともに拡散に
よりソース・ドレイン領域１２，１３としてのｐ型拡散
層を形成してＭＯＳＦＥＴを構成するとともに、該トレ
ンチＴの表面を酸化し絶縁膜８Ｓで被覆してストレージ
ノード電極１６、キャパシタ絶縁膜１７、プレート電極
１８を順次積層し、キャパシタを形成する（図１５）。
ここでソース・ドレイン領域１２，１３の一方とストレ
ージノード電極１６とは電気的に接続するように接触し
ている。なお１９は層間絶縁膜である。

【００５０】この方法によれば、上述した効果に加え、
トレンチエッチングによってトレンチ内部に付着し易い
金属不純物が効率よく除去され、信頼性の高いＤＲＡＭ
を得ることが可能となる。すなわち、キャパシタの下部
にゲッタリングサイトを形成することができるため、Ｍ
ＯＳライフタイムの低下、ＤＲＡＭのメモリホールディ
ング時間の低下などを防ぐことが可能となる。

【００５１】また、この構造の変形例として図１６に示
すように、トレンチキャパシタのストレージノードをト
レンチの外周に形成された拡散層２０で構成した例があ
る。この場合はトレンチ底部にゲッタリング層３が形成
されてゲッタリングサイト２を構成し、トレンチ中間部
にはＣＶＤ法により酸化シリコン膜９を充填し、ゲッタ
リングサイトとトレンチとを絶縁分離して上部にキャパ
シタが形成されている。この構造によっても上記実施例
と同様に信頼性の高いＤＲＡＭを得ることが可能とな
る。

【００５２】なお、前記実施例ではトレンチ底部にゲッ
タリングサイトを形成し、上部にキャパシタを形成した
例について説明したが、これに限定されることなく、上
部には他の素子を形成してもよいことはいうまでもな
い。

【００５３】次に本発明の第５の実施例として、素子分
離絶縁膜４を貫通してゲッタリングサイト２を形成した
例について説明する。ここでは図１７に示すように、素
子分離絶縁膜４を貫通してシリコン１に到達するように
形成され、内部に基板内不純物収集効率の高い物質であ
るリンドープのポリシリコン層からなるゲッタリング層
２３を充填してなる溝２２をゲッタリングサイト２とし
て具備したことを特徴とする。

【００５４】まず、製造に際しては、ＬＯＣＯＳ法によ
って、素子分離絶縁膜４を形成した後、フォトリソグラ
フィによりこの素子分離絶縁膜４を貫通するように溝２
２を形成する。そしてこの素子分離絶縁膜４に囲まれた
素子領域内に素子（ここではＭＯＳＦＥＴ）を形成する
わけであるが、まずゲート酸化膜１１およびゲート電極
１０を形成したのち、リン濃度が１０²¹atoms/cm³のポ
リシリコン層２３を形成し、これをパターニングしてゲ
ッタリング層２３を形成する。ここでこのゲッタリング
層２３は素子分離絶縁膜４の内部で基板１と直接接触す
る。またここではゲッタリング層２３の表面は素子分離
絶縁膜４表面より上にあるが同一平面内にあってもよ
い。

【００５５】そしてソースドレイン領域１２，１３の形
成、層間絶縁膜９の形成、配線層の形成等を経て、完成
するが、これらの工程において混入してくる金属不純物
はこのゲッタリング層２３のポリシリコンの結晶粒界に
速やかにゲッタリングされ、デバイス活性領域からは汚
染が除去されるため、性能が向上すると共に信頼性が向
上する。

【００５６】また、溝２２は、トランジスタから高々数
μm の距離に設けることができるため、低温の熱処理に
おいても十分なゲッタリング効果を得ることができる。
さらにまた、熱処理温度が同じであれば短時間でゲッタ
リングを完了することができるため、製造時間を大幅に
短縮することができる。またこのポリシリコンは素子分
離絶縁膜４によって絶縁されているため、隣接トランジ
スタに何等電気的影響を与えることはない。

【００５７】なお、この実施例においては、ゲッタリン
グ効果を有する充填剤として、ポリシリコンを用いたが
充填剤としては前述したような他の材料でもよく、また
充填剤は基板に直接接するように埋め込まれていればよ
く、溝の形成方法や充填剤の充填方法については適宜選
択可能である。

【００５８】次にこの変形例として図１８に示すように
ゲッタリング層であるポリシリコン層２３を溝２２の表
面よりもやや下方まで埋め込み、上部を酸化シリコン膜
からなるキャップ層２４で被覆するようにしても良い。

【００５９】また、図１９に示すようにゲッタリングサ
イト２を形成する素子分離絶縁膜としてはＬＯＣＯＳ法
で形成したものに限定されることなく、トレンチ分離溝
中の埋め込み酸化膜３４中に埋め込むようにしてもよ
い。

【００６０】さらにまたこの例において、ゲート電極と
同一工程でゲッタリング層を形成することができる。そ
の製造工程図を図２０乃至図２３に示す。

【００６１】まず、製造に際しては、図２０に示すよう
に、シリコン基板１表面に素子分離用のトレンチＴを形
成しこの内部に埋め込み絶縁膜を形成し、素子分離絶縁
膜３４とする。

【００６２】この後、この素子分離絶縁膜３４に囲まれ
た素子領域内に素子（ここではＭＯＳＦＥＴ）を形成す
るわけであるが、まずゲート酸化膜１１を形成したの
ち、フォトリソグラフィによりレジストパターンＲを形
成しこの素子分離絶縁膜３４を貫通するように溝２２を
形成する（図２１）。

【００６３】そして図２２に示すように、レジストパタ
ーンＲを除去した後、リン濃度が１０²¹atoms/cm³のポ
リシリコン層を形成する。

【００６４】最後に、図２３に示すように、これをパタ
ーニングしてゲート電極１０と同時にゲッタリング層２
３を形成する。ここでこのゲッタリング層２３は素子分
離絶縁膜４の内部で基板１と直接接触する。

【００６５】そしてソースドレイン領域１２，１３の形
成、層間絶縁膜９の形成、配線層の形成、表面保護膜１
９の形成等を経て、完成するが、これらの工程において
混入してくる金属不純物はこのゲッタリング層２３のポ
リシリコンの結晶粒界に速やかにゲッタリングされ、デ
バイス活性領域からは汚染が除去されるため、性能が向
上すると共に信頼性が向上する、このようにしてＭＯＳ
ＦＥＴが形成されるが、このポリシリコン層からなるゲ
ッタリング層２３は、ゲート電極による段差を緩和する
平坦化用擬似パターンとしても機能し、上層配線の形成
を容易にするという機能もかねている。ここでポリシリ
コンは基板と同電位に固定されるため上層配線に対する
ノイズの影響などもない。

【００６６】さらにまたＬＯＣＯＳ分離によって素子分
離絶縁膜を形成する場合においても、ゲート電極と同一
工程でゲッタリング層を形成することができる。その製
造工程図を図２４乃至図２７に示す。

【００６７】まず、製造に際しては、図２４に示すよう
に、シリコン基板１表面にＬＯＣＯＳ法によって、素子
分離絶縁膜４を形成し、ゲート絶縁膜１１，１１´を形
成した後、フォトリソグラフィによりゲート絶縁膜１１
上にレジストパターンＲを形成する。このレジストパタ
ーンＲをマスクとして異方性エッチングを用いてゲート
絶縁膜１１´を除去し基板を露出させる（図２５）。

【００６８】そして図２６に示すように、レジストパタ
ーンＲを除去した後、リン濃度が１０²¹atoms/cm³のポ
リシリコン層１０を形成する。

【００６９】最後に、これをパターニングしてゲート電
極１０と同時にゲッタリング層２３を形成する。ここで
このゲッタリング層２３は素子分離絶縁膜４の内部で基
板１と直接接触する。

【００７０】そしてソースドレイン領域１２，１３の形
成、層間絶縁膜９の形成、配線層の形成、表面保護膜１
９の形成等を経て、完成するが、これらの工程において
混入してくる金属不純物はこのゲッタリング層２３のポ
リシリコンの結晶粒界に速やかにゲッタリングされ、デ
バイス活性領域からは汚染が除去されるため、性能が向
上すると共に信頼性が向上する。

【００７１】さらにまた、図１９に示した構造をＣＭＯ
Ｓに適用した例を図２８に示す。ここでも同様にゲート
電極１０の形成と同時にゲッタリング層２３ａ，ｂの形
成を行うことは可能であるが、ＣＭＯＳではゲッタリン
グ層をｐウェル３１およびｎウェル３２の電位に固定す
る構造であるため、各ウェル内でのゲッタリング層２３
ａ，ｂは互いに絶縁されている。

【００７２】加えて本発明の第６の実施例として図１９
に示した構造のゲッタリング層２３をウェル電位固定の
ためのコンタクト電極として用いた例について説明す
る。すなわち図２９(a) および(b) に示すように、シリ
コン基板１表面のｐウェル３１内に形成され、素子分離
絶縁膜３４で囲まれた素子領域にＭＯＳＦＥＴを形成す
るに際し、素子分離絶縁膜３４内に形成したトレンチ内
にゲッタリング層を形成すると共にこれをコンタクト電
極として用いるようにしたことを特徴とする。ゲート電
極およびゲッタリング層となるポリシリコン層の形成工
程までは図１９に示した前記実施例の工程と同様である
が、ここではさらにポリシリコン層上にシリサイド層２
５を形成しポリサイド構造にしている。図２３乃至図２
７に示した工程とまったく同様にしてゲッタリング層を
形成し、絶縁膜１９を形成した後、この絶縁膜１９にコ
ンタクトホール３６を形成し、配線３５を形成し、ｐウ
エル３１に素子形成領域の回りから均一に電位を付与す
るように構成される。ここでシリサイド層を形成したの
はポリシリコン層のシート抵抗による電圧降下を避け、
低抵抗化をはかるためである。

【００７３】従来ｐウェル電位を均等に与えるためにウ
ェルの周囲に多数のウェル用コンタクトを設けていた
が、この方法によればゲッタリング層で一体的に接続さ
れているためウェル用コンタクトは１つでよく、ウェル
用コンタクトの数を激減させ、レイアウト上の自由度を
増加させることができる。

【００７４】さらにまた、本発明の第７の実施例として
図１９に示した構造のゲッタリング層２３を積層キャパ
シタ構造のＤＲＡＭに適用した例について説明する。こ
の構造では図３０に示すように、ＭＯＳＦＥＴを形成し
た後このソースドレイン領域１２，１３の一方に接続す
るようにストレージノードコンタクト４１を形成してス
トレージノード電極４６を形成する際、同時に素子分離
絶縁膜３４内にもコンタクト４１Ｇを形成して、このコ
ンタクト４１Ｇ内にストレージノード電極と同一工程で
Ｐドープのポリシリコン層を埋め込み、ゲッタリング層
２３として用いるようにしたことを特徴とする。この構
造ではこのゲッタリング層２３上にもストレージノード
電極４６上と同様にキャパシタ絶縁膜４７，プレート電
極４８を形成し、キャパシタ面積を増大せしめることが
できる。

【００７５】このようにして工数を増大することなく、
ゲッタリング効果を高め信頼性の高いＤＲＡＭを形成す
ることが可能となる。ここで４２はビット線コンタク
ト、５０はビット線である。

【００７６】前記実施例ではゲッタリング層をストレー
ジノード電極の形成工程と同時に行ったが、図３１に示
すようにビット線５０の形成と同時に行うようにしても
よい。この場合は最終工程であるビット線形成工程でゲ
ッタリング層を形成するため、平坦化にはより効率的で
ある。さらにまたプレート電極や配線層と同一工程でゲ
ッタリング層を形成するようにすることも可能である。

【００７７】なお、本発明の半導体装置は素子分離領域
中にゲッタリングサイトを形成することを特徴とするも
ので、他の構造については何等限定するものではなくさ
らに上層に種々のデバイスを形成してもよいことはいう
までもない。

【００７８】また、ゲッタリング層としては単一材料で
も複合材料でも良く、本発明の趣旨を逸脱しない範囲で
適宜変更可能である。

【００７９】

【発明の効果】以上説明してきたように、本発明によれ
ば、低温熱処理によっても金属不純物を効率よく除去す
ることができ、また短時間でゲッタリングを完了するこ
とができ製造時間の短縮化をはかるとともに微細素子構
造に必要な低温プロセスにおいても信頼性の高いデバイ
スを提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置を示す図。

【図２】同半導体装置の変形例を示す図。

【図３】同半導体装置の変形例を示す図。

【図４】本発明の第２の実施例の半導体装置の製造工程
を示す図。

【図５】本発明の第２の実施例の半導体装置の製造工程
を示す図。

【図６】本発明の第２の実施例の半導体装置の製造工程
を示す図。

【図７】本発明の第２の実施例の半導体装置の製造工程
を示す図。

【図８】本発明の第２の実施例の半導体装置の製造工程
を示す図。

【図９】本発明の第２の実施例の半導体装置の製造工程
を示す図。

【図１０】本発明の第２の実施例の半導体装置の変形例
を示す図。

【図１１】本発明のゲッタリング方法と従来例のゲッタ
リング方法における処理時間と再結合寿命との関係を示
す図。

【図１２】本発明の第３の実施例を示す図。

【図１３】本発明の第４の実施例の半導体装置の製造工
程を示す図。

【図１４】本発明の第４の実施例の半導体装置の製造工
程を示す図。

【図１５】本発明の第４の実施例の半導体装置の製造工
程を示す図。

【図１６】本発明の第４の実施例の半導体装置の変形例
を示す図。

【図１７】本発明の第５の実施例の半導体装置の製造工
程を示す図。

【図１８】本発明の第５の実施例の半導体装置の変形例
を示す図。

【図１９】本発明の第５の実施例の半導体装置の変形例
を示す図。

【図２０】本発明の第６の実施例の半導体装置の製造工
程を示す図。

【図２１】本発明の第６の実施例の半導体装置の製造工
程を示す図。

【図２２】本発明の第６の実施例の半導体装置の製造工
程を示す図。

【図２３】本発明の第６の実施例の半導体装置の製造工
程を示す図。

【図２４】本発明の他の実施例の半導体装置の製造工程
を示す図。

【図２５】本発明の他の実施例の半導体装置の製造工程
を示す図。

【図２６】本発明の他の実施例の半導体装置の製造工程
を示す図。

【図２７】本発明の他の実施例の半導体装置の製造工程
を示す図。

【図２８】本発明の他の実施例の半導体装置を示す図。

【図２９】本発明の第６の実施例の半導体装置を示す
図。

【図３０】本発明の他の実施例の半導体装置を示す図。

【図３１】本発明の他の実施例の半導体装置を示す図。

【符号の説明】

１Ｓｉ基板２ゲッタリングサイト３ゲッタリング層４素子分離絶縁膜５ＣＶＤ酸化膜６拡散層７拡散層８側壁絶縁膜９絶縁膜１０ゲート電極１１ゲート絶縁膜１２拡散層１３拡散層１４酸化膜１５窒化膜１６ストレージノード電極１８プレート電極１９層間絶縁膜２０拡散層４６ストレージノード電極４７キャパシタ絶縁膜４８プレート電極４９層間絶縁膜５０ビット線

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に形成された素子分離絶
縁膜と、この素子分離絶縁膜で囲まれた素子領域とから
構成され、前記素子分離絶縁膜を貫通して前記半導体基板に到達す
るように形成され、内部に金属不純物収集物質が充填さ
れてなる溝を具備したことを特徴とする半導体集積回路
装置。
【請求項２】半導体基板表面に形成された配線層と、前記半導体基板上に設けられ、前記半導体基板に達する
溝が形成された絶縁膜と、前記溝を埋め込み、かつ前記半導体基板と直接接するよ
うに形成された金属不純物収集物質からなる疑似配線層
とを具備したことを特徴とする半導体集積回路装置。
【請求項３】半導体基板表面に形成された溝からなる
素子分離領域と、この素子分離領域で囲まれた素子領域
とから構成され、前記素子分離領域が、前記溝内に側壁絶縁膜を介して金
属不純物収集物質が充填されて構成され、少なくとも前
記溝の一部で前記物質が基板と直接接していることを特
徴とする半導体集積回路装置。
【請求項４】半導体基板表面に形成された素子分離領
域と、この素子分離領域で囲まれた素子領域とから構成
され、前記素子領域内に、素子部より深い部分に金属不純物収
集物質が充填され、少なくとも一部でこの物質が基板と
直接接するように構成された溝を具備したことを特徴と
する半導体集積回路装置。