JPH05206285A - 多層配線形成方法 - Google Patents
多層配線形成方法Info
- Publication number
- JPH05206285A JPH05206285A JP4010962A JP1096292A JPH05206285A JP H05206285 A JPH05206285 A JP H05206285A JP 4010962 A JP4010962 A JP 4010962A JP 1096292 A JP1096292 A JP 1096292A JP H05206285 A JPH05206285 A JP H05206285A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- cleaning
- wiring
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 配線表面の高抵抗層の効率的な除去と、多層
配線の高信頼化、高歩留り化とを実現する。 【構成】 アッシングやウェット洗浄で、第一の配線層
３の形成時に用いたレジストを除去する。このときに第
一の配線層３の表面に酸化膜からなる高抵抗層４が生じ
る。次に、第一の配線層３の表面に３００Ｗ程度の高周
波（ＲＦ）電力でアルゴンガス、不活性ガス、または窒
素ガスを電離させて得たイオンで第一のＲＦクリーニン
グ処理を施す。この処理によって、レジスト除去時に形
成される第一の配線層３の表面にある高抵抗層４が除去
され、第一の配線層の表面がクリーニングされる。第一
のＲＦクリーニングは、スルーホール形成前であるので
第一の配線層３の表面上全域に施すことができ、スルー
ホールのサイズに関係なくＲＦクリーニングの効率を向
上させることができる。
配線の高信頼化、高歩留り化とを実現する。 【構成】 アッシングやウェット洗浄で、第一の配線層
３の形成時に用いたレジストを除去する。このときに第
一の配線層３の表面に酸化膜からなる高抵抗層４が生じ
る。次に、第一の配線層３の表面に３００Ｗ程度の高周
波（ＲＦ）電力でアルゴンガス、不活性ガス、または窒
素ガスを電離させて得たイオンで第一のＲＦクリーニン
グ処理を施す。この処理によって、レジスト除去時に形
成される第一の配線層３の表面にある高抵抗層４が除去
され、第一の配線層の表面がクリーニングされる。第一
のＲＦクリーニングは、スルーホール形成前であるので
第一の配線層３の表面上全域に施すことができ、スルー
ホールのサイズに関係なくＲＦクリーニングの効率を向
上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、アルミニウム多層配線
の高信頼化、高歩留り化を可能とする多層配線形成方法
に関するものである。
の高信頼化、高歩留り化を可能とする多層配線形成方法
に関するものである。
【０００２】
【従来の技術】半導体素子の高集積化、高速化を図るた
め、多層配線構造の半導体装置が増えている。多層配線
構造を実現するには、上層配線と下層配線との電気的コ
ンタクトを設ける必要がある。従来では、多層配線構造
を実現するにあたり、従来の形成方法を図４（ａ）〜
（ｄ）の工程断面図を参照して説明する。
め、多層配線構造の半導体装置が増えている。多層配線
構造を実現するには、上層配線と下層配線との電気的コ
ンタクトを設ける必要がある。従来では、多層配線構造
を実現するにあたり、従来の形成方法を図４（ａ）〜
（ｄ）の工程断面図を参照して説明する。
【０００３】従来の形成方法は、まず半導体素子領域等
が作りこまれた半導体基板１の主面上にＣＶＤ法により
酸化膜２を約０．５μｍの厚さに堆積する。次に、第一
の配線層となる膜厚０．８μｍのＡｌ膜をスパッタ蒸着
で形成し、さらにこのＡｌ膜の上にレジスト３を塗布
し、写真食刻法により所定のレジストパターンを形成し
たのち、レジスト３をマスクとしてＡｌ膜にドライエッ
チングを施して第一の配線層４を形成する（図４
（ａ））。この後、アッシングやウェット洗浄を用いて
レジスト３を除去する。このときに第一の配線層４の表
面に酸化膜からなる高抵抗層５が生じる（図４
（ｂ））。
が作りこまれた半導体基板１の主面上にＣＶＤ法により
酸化膜２を約０．５μｍの厚さに堆積する。次に、第一
の配線層となる膜厚０．８μｍのＡｌ膜をスパッタ蒸着
で形成し、さらにこのＡｌ膜の上にレジスト３を塗布
し、写真食刻法により所定のレジストパターンを形成し
たのち、レジスト３をマスクとしてＡｌ膜にドライエッ
チングを施して第一の配線層４を形成する（図４
（ａ））。この後、アッシングやウェット洗浄を用いて
レジスト３を除去する。このときに第一の配線層４の表
面に酸化膜からなる高抵抗層５が生じる（図４
（ｂ））。
【０００４】次に、第一の配線層４上に、層間絶縁膜と
してプラズマＣＶＤ法にて酸化膜４６を約０．５μｍの
厚さに堆積し、周知の方法で第一の配線層４の上の酸化
膜６にスルーホール７を形成し、次に、第一の配線層４
４の表面を３００Ｗ程度の高周波（ＲＦ）電力で形成し
たアルゴンイオンを用いてＲＦクリーニング処理する。
この処理によって、レジスト除去時に形成される第一の
配線層４の表面にある高抵抗層５が除去され、第一の配
線層の表面がクリーニングされる（図４（ｃ））。
してプラズマＣＶＤ法にて酸化膜４６を約０．５μｍの
厚さに堆積し、周知の方法で第一の配線層４の上の酸化
膜６にスルーホール７を形成し、次に、第一の配線層４
４の表面を３００Ｗ程度の高周波（ＲＦ）電力で形成し
たアルゴンイオンを用いてＲＦクリーニング処理する。
この処理によって、レジスト除去時に形成される第一の
配線層４の表面にある高抵抗層５が除去され、第一の配
線層の表面がクリーニングされる（図４（ｃ））。
【０００５】そして、引き続き真空搬送して、０．８μ
ｍの厚さにＡｌ膜をスパッタ蒸着で形成し、さらにこの
Ａｌ膜の上にレジストを塗布し、写真食刻法により所定
のレジストパターンを形成したのち、レジストをマスク
としてＡｌ膜にドライエッチングを施して第二の配線層
８を形成する（図４（ｄ））。
ｍの厚さにＡｌ膜をスパッタ蒸着で形成し、さらにこの
Ａｌ膜の上にレジストを塗布し、写真食刻法により所定
のレジストパターンを形成したのち、レジストをマスク
としてＡｌ膜にドライエッチングを施して第二の配線層
８を形成する（図４（ｄ））。
【０００６】
【発明が解決しようとする課題】このような従来の多層
配線形成方法では、スルーホールの径が小さくなると、
ＲＦクリーニングの効果が低減し、第一のＡｌ配線と第
二のＡｌ配線のコンタクト不良が増大する。このＲＦク
リーニングを長時間行うことでクリーニング効果を得よ
うとすれば、半導体素子へのダメージが生じたり、層間
膜の膜減りが増大するという不都合が生じてしまう。
配線形成方法では、スルーホールの径が小さくなると、
ＲＦクリーニングの効果が低減し、第一のＡｌ配線と第
二のＡｌ配線のコンタクト不良が増大する。このＲＦク
リーニングを長時間行うことでクリーニング効果を得よ
うとすれば、半導体素子へのダメージが生じたり、層間
膜の膜減りが増大するという不都合が生じてしまう。
【０００７】
【課題を解決するための手段】本発明の形成方法の特徴
は、スルーホール形成前後においてＲＦクリーニングを
施すか、またはＲＦクリーニングを分割することで効率
よく配線表面の高抵抗層を除去するところにある。
は、スルーホール形成前後においてＲＦクリーニングを
施すか、またはＲＦクリーニングを分割することで効率
よく配線表面の高抵抗層を除去するところにある。
【０００８】
【作用】本発明の方法によれば、ＲＦクリーニング処理
を分割して施すことにより、第一の配線層上の高抵抗層
が効率よく除去されクリーニングされる。このため、第
二の配線層を形成した後で、スルーホールを介した第一
と第二の配線層間の電気的導通に関する歩留まりと信頼
性が大幅に改善される。また、ＲＦクリーニング後の表
面状態を維持することによって、再現性も向上する。
を分割して施すことにより、第一の配線層上の高抵抗層
が効率よく除去されクリーニングされる。このため、第
二の配線層を形成した後で、スルーホールを介した第一
と第二の配線層間の電気的導通に関する歩留まりと信頼
性が大幅に改善される。また、ＲＦクリーニング後の表
面状態を維持することによって、再現性も向上する。
【０００９】
【実施例】本発明の多層配線形成方法の第１の実施例に
ついて、図１（ａ）〜（ｄ）の工程断面図を参照して説
明する。
ついて、図１（ａ）〜（ｄ）の工程断面図を参照して説
明する。
【００１０】本発明の第一の形成方法は、まず半導体素
子領域が作りこまれた半導体基板１１の主面上にＣＶＤ
法により酸化膜１２を約０．５μｍの厚さに堆積する。
次に、第一の配線層となる膜厚０．８μｍのＡｌ膜をス
パッタ蒸着で形成し、さらにこのＡｌ膜の上にレジスト
を塗布し、写真食刻法により所定のレジストパターンを
形成したのち、レジストをマスクとしてＡｌ膜にドライ
エッチングを施して第一の配線層１３を形成する。この
後、アッシングやウェット洗浄を用いてレジストを除去
する。このときに第一の配線層１３の表面に酸化膜から
なる高抵抗層１４が生じる（図１（ａ））。
子領域が作りこまれた半導体基板１１の主面上にＣＶＤ
法により酸化膜１２を約０．５μｍの厚さに堆積する。
次に、第一の配線層となる膜厚０．８μｍのＡｌ膜をス
パッタ蒸着で形成し、さらにこのＡｌ膜の上にレジスト
を塗布し、写真食刻法により所定のレジストパターンを
形成したのち、レジストをマスクとしてＡｌ膜にドライ
エッチングを施して第一の配線層１３を形成する。この
後、アッシングやウェット洗浄を用いてレジストを除去
する。このときに第一の配線層１３の表面に酸化膜から
なる高抵抗層１４が生じる（図１（ａ））。
【００１１】次に、第一の配線層１３の表面に３００Ｗ
程度の高周波（ＲＦ）電力で形成したアルゴンイオンを
第一のＲＦクリーニング処理として施す。この処理によ
って、レジスト除去時に形成される第一の配線層１３の
表面にある高抵抗層１４が除去され、第一の配線層の表
面がクリーニングされる。ただし、このＲＦクリーニン
グを長時間行った場合、半導体素子へのダメージが生じ
たり、第一の配線層１３やその下地である酸化膜１２の
膜減りが増大するという不都合が生じてしまう。この第
一のＲＦクリーニングは、スルーホール形成前であるの
で第一の配線層１３の表面上全域に施すことが可能であ
り、ＲＦクリーニングの効率を向上させることができる
（図１（ｂ））。
程度の高周波（ＲＦ）電力で形成したアルゴンイオンを
第一のＲＦクリーニング処理として施す。この処理によ
って、レジスト除去時に形成される第一の配線層１３の
表面にある高抵抗層１４が除去され、第一の配線層の表
面がクリーニングされる。ただし、このＲＦクリーニン
グを長時間行った場合、半導体素子へのダメージが生じ
たり、第一の配線層１３やその下地である酸化膜１２の
膜減りが増大するという不都合が生じてしまう。この第
一のＲＦクリーニングは、スルーホール形成前であるの
で第一の配線層１３の表面上全域に施すことが可能であ
り、ＲＦクリーニングの効率を向上させることができる
（図１（ｂ））。
【００１２】次に、第一の配線層上に層間絶縁膜として
プラズマＣＶＤ法にて酸化膜１５を約０．５μｍの厚さ
に堆積し、周知の方法で第一の配線層１４の上の絶縁膜
５にスルーホール１６を形成する。そして、図１（ｂ）
と同様の第二のＲＦクリーニング処理を施す（図１
（ｃ））。そして、引き続き真空搬送して、厚さ０．８
μｍのＡｌ膜をスパッタ蒸着で形成し、さらにこのＡｌ
膜の上にレジストを塗布し、写真食刻法により所定のレ
ジストパターンを形成したのち、レジストをマスクとし
てＡｌ膜にドライエッチングを施して第二の配線層１７
を形成する（図１（ｄ））。
プラズマＣＶＤ法にて酸化膜１５を約０．５μｍの厚さ
に堆積し、周知の方法で第一の配線層１４の上の絶縁膜
５にスルーホール１６を形成する。そして、図１（ｂ）
と同様の第二のＲＦクリーニング処理を施す（図１
（ｃ））。そして、引き続き真空搬送して、厚さ０．８
μｍのＡｌ膜をスパッタ蒸着で形成し、さらにこのＡｌ
膜の上にレジストを塗布し、写真食刻法により所定のレ
ジストパターンを形成したのち、レジストをマスクとし
てＡｌ膜にドライエッチングを施して第二の配線層１７
を形成する（図１（ｄ））。
【００１３】図２は本発明の第２の実施例を説明するた
めの工程断面図である。まず、図２（ａ）に示すよう
に、半導体基板２１の主面上にＣＶＤ法により酸化膜２
２を約０．５μｍの厚さに堆積する。次に、第一の配線
層となる膜厚０．８μｍのＡｌ膜をスパッタ蒸着で形成
し、さらにこのＡｌ膜の上にレジストを塗布し、写真食
刻法により所定のレジストパターンを形成したのち、レ
ジストをマスクとしてＡｌ膜にドライエッチングを施し
て第一の配線層２３を形成する。この後、アッシングや
ウェット洗浄を用いてレジストを除去する。このときに
第一の配線層２３の表面に酸化膜からなる高抵抗層２４
が生じる（図２（ａ））。
めの工程断面図である。まず、図２（ａ）に示すよう
に、半導体基板２１の主面上にＣＶＤ法により酸化膜２
２を約０．５μｍの厚さに堆積する。次に、第一の配線
層となる膜厚０．８μｍのＡｌ膜をスパッタ蒸着で形成
し、さらにこのＡｌ膜の上にレジストを塗布し、写真食
刻法により所定のレジストパターンを形成したのち、レ
ジストをマスクとしてＡｌ膜にドライエッチングを施し
て第一の配線層２３を形成する。この後、アッシングや
ウェット洗浄を用いてレジストを除去する。このときに
第一の配線層２３の表面に酸化膜からなる高抵抗層２４
が生じる（図２（ａ））。
【００１４】次に、第一の配線層２３の表面に３００Ｗ
程度の高周波（ＲＦ）電力でアルゴンガスを電離して得
たイオンで第一のＲＦクリーニング処理を施す。この処
理によって、レジスト除去時に形成される第一の配線層
２３の表面にある高抵抗層２４が除去され、第一の配線
層２３の表面がクリーニングされる。ただし、このＲＦ
クリーニングを長時間行った場合には、半導体素子への
ダメージが生じたり、第一の配線層２３やその下地であ
る酸化膜２２の膜減りが増大することもある。この第一
のＲＦクリーニングは、スルーホール形成前なので第一
の配線層２３の表面全域に施すことが可能であり、ＲＦ
クリーニングの効率を向上させることができる（図２
（ｂ））。
程度の高周波（ＲＦ）電力でアルゴンガスを電離して得
たイオンで第一のＲＦクリーニング処理を施す。この処
理によって、レジスト除去時に形成される第一の配線層
２３の表面にある高抵抗層２４が除去され、第一の配線
層２３の表面がクリーニングされる。ただし、このＲＦ
クリーニングを長時間行った場合には、半導体素子への
ダメージが生じたり、第一の配線層２３やその下地であ
る酸化膜２２の膜減りが増大することもある。この第一
のＲＦクリーニングは、スルーホール形成前なので第一
の配線層２３の表面全域に施すことが可能であり、ＲＦ
クリーニングの効率を向上させることができる（図２
（ｂ））。
【００１５】そして、第一のＲＦクリーニング処理後、
引き続き真空搬送して連続的に第一の配線層上に層間絶
縁膜としてプラズマＣＶＤ法にて窒化膜２５を０．５μ
ｍほどの厚さで堆積する。この連続処理によってＲＦク
リーニングの効果を持続させ、窒化膜２５の堆積で第一
の配線層２３の表面状態を維持する（図２（ｃ））。次
に、周知の方法で第一の配線層２３の上の窒化膜２５に
スルーホール２６を形成する（図２（ｄ））。
引き続き真空搬送して連続的に第一の配線層上に層間絶
縁膜としてプラズマＣＶＤ法にて窒化膜２５を０．５μ
ｍほどの厚さで堆積する。この連続処理によってＲＦク
リーニングの効果を持続させ、窒化膜２５の堆積で第一
の配線層２３の表面状態を維持する（図２（ｃ））。次
に、周知の方法で第一の配線層２３の上の窒化膜２５に
スルーホール２６を形成する（図２（ｄ））。
【００１６】そして、図２（ｂ）と同様の第二のＲＦク
リーニング処理を施し、引き続き真空搬送して、厚さ
０．８μｍのＡｌ膜をスパッタ蒸着で形成し、さらにこ
のＡｌ膜の上にレジストを塗布し、写真食刻法により所
定のレジストパターンを形成したのち、レジストをマス
クとしてＡｌ膜にドライエッチングを施して第二の配線
層２７を形成する（図２（ｅ））。
リーニング処理を施し、引き続き真空搬送して、厚さ
０．８μｍのＡｌ膜をスパッタ蒸着で形成し、さらにこ
のＡｌ膜の上にレジストを塗布し、写真食刻法により所
定のレジストパターンを形成したのち、レジストをマス
クとしてＡｌ膜にドライエッチングを施して第二の配線
層２７を形成する（図２（ｅ））。
【００１７】図３に第３の実施例の形成方法を示す。ま
ず、図３（ａ）に示すように、半導体基板３１の主面上
にＣＶＤ法により酸化膜３２を約０．５μｍの厚さに堆
積する。次に、第一の配線層となる膜厚０．８μｍのＡ
ｌ膜をスパッタ蒸着で形成し、さらにこのＡｌ膜の上に
レジストを塗布し、写真食刻法により所定のレジストパ
ターンを形成したのち、レジストをマスクとしてＡｌ膜
にドライエッチングを施して第一の配線層３３を形成す
る。この後、アッシングやウェット洗浄を用いてレジス
トを除去する。このときに第一の配線層３３の表面に酸
化膜からなる高抵抗層３４が生じる。次に、第一の配線
層３３の表面に３００Ｗ程度の高周波（ＲＦ）電力でア
ルゴンガスを電離させて得たイオン（または不活性ガス
あるいは窒素ガスを電離させて得たイオン）で第一のＲ
Ｆクリーニング処理を施す。この処理によって、レジス
ト除去時に形成される第一の配線層２３の表面にある高
抵抗層３４が除去され、第一の配線層の表面がクリーニ
ングされる（図３（ａ））。
ず、図３（ａ）に示すように、半導体基板３１の主面上
にＣＶＤ法により酸化膜３２を約０．５μｍの厚さに堆
積する。次に、第一の配線層となる膜厚０．８μｍのＡ
ｌ膜をスパッタ蒸着で形成し、さらにこのＡｌ膜の上に
レジストを塗布し、写真食刻法により所定のレジストパ
ターンを形成したのち、レジストをマスクとしてＡｌ膜
にドライエッチングを施して第一の配線層３３を形成す
る。この後、アッシングやウェット洗浄を用いてレジス
トを除去する。このときに第一の配線層３３の表面に酸
化膜からなる高抵抗層３４が生じる。次に、第一の配線
層３３の表面に３００Ｗ程度の高周波（ＲＦ）電力でア
ルゴンガスを電離させて得たイオン（または不活性ガス
あるいは窒素ガスを電離させて得たイオン）で第一のＲ
Ｆクリーニング処理を施す。この処理によって、レジス
ト除去時に形成される第一の配線層２３の表面にある高
抵抗層３４が除去され、第一の配線層の表面がクリーニ
ングされる（図３（ａ））。
【００１８】次に、第一の配線層３３上に層間絶縁膜と
してプラズマＣＶＤ法にて酸化膜３５を約０．５μｍの
厚さに堆積する。さらに、周知の方法で塗布酸化膜３６
とプラズマ法による酸化膜３７とを堆積して表面を平坦
化し、第一の配線層３３の上の絶縁膜３５，３６，３７
にスルーホール３８を形成する（図３（ｂ））。
してプラズマＣＶＤ法にて酸化膜３５を約０．５μｍの
厚さに堆積する。さらに、周知の方法で塗布酸化膜３６
とプラズマ法による酸化膜３７とを堆積して表面を平坦
化し、第一の配線層３３の上の絶縁膜３５，３６，３７
にスルーホール３８を形成する（図３（ｂ））。
【００１９】そして、第二のＲＦクリーニング処理を施
し、引き続き真空搬送して、厚さ０．２μｍのＷ膜（高
融点金属膜）をＣＶＤ法で形成し、さらにドライエッチ
ングによって、このＷ膜７をエッチングしてスルーホー
ルの側壁部のみに残す（図３（ｃ））。そして、図３
（ｂ）と同様にして第三のＲＦクリーニング処理を施す
（図３（ｄ））。
し、引き続き真空搬送して、厚さ０．２μｍのＷ膜（高
融点金属膜）をＣＶＤ法で形成し、さらにドライエッチ
ングによって、このＷ膜７をエッチングしてスルーホー
ルの側壁部のみに残す（図３（ｃ））。そして、図３
（ｂ）と同様にして第三のＲＦクリーニング処理を施す
（図３（ｄ））。
【００２０】引き続き真空搬送して、０．８μｍの膜厚
のＡｌ膜をスパッタ蒸着で形成し、さらにこのＡｌ膜の
上にレジストを塗布し、写真食刻法により所定のレジス
トパターンを形成しこのＡｌ膜の上にレジストを塗布
し、写真食刻法により所定のレジストパターンを形成し
たのち、レジストをマスクとしてＡｌ膜にドライエッチ
ングを施して第二の配線層４０を形成する（図３
（ｅ））。
のＡｌ膜をスパッタ蒸着で形成し、さらにこのＡｌ膜の
上にレジストを塗布し、写真食刻法により所定のレジス
トパターンを形成しこのＡｌ膜の上にレジストを塗布
し、写真食刻法により所定のレジストパターンを形成し
たのち、レジストをマスクとしてＡｌ膜にドライエッチ
ングを施して第二の配線層４０を形成する（図３
（ｅ））。
【００２１】なお、上述の実施例では、ＲＦクリーニン
グ処理ガスとしてアルゴンガスを使用したが、これに限
られるものではなく、不活性ガスもしくは窒素ガスであ
ればよい。さらに、ＲＦクリーニングの効果を改善する
ために添加されるガス、たとえばＡｌ膜をエッチングで
きるガスを含ませてもよいのは言うまでもないことであ
る。
グ処理ガスとしてアルゴンガスを使用したが、これに限
られるものではなく、不活性ガスもしくは窒素ガスであ
ればよい。さらに、ＲＦクリーニングの効果を改善する
ために添加されるガス、たとえばＡｌ膜をエッチングで
きるガスを含ませてもよいのは言うまでもないことであ
る。
【００２２】
【発明の効果】以上の実施例から明らかなように、本発
明によればスルーホール形成前後においてＲＦクリーニ
ングを施すか、またはＲＦクリーニングを分割すること
で効率よく配線表面の高抵抗層を除去することができ、
多層配線の高信頼化、高歩留り化を図る多層配線構造の
形成方法を提供できる。
明によればスルーホール形成前後においてＲＦクリーニ
ングを施すか、またはＲＦクリーニングを分割すること
で効率よく配線表面の高抵抗層を除去することができ、
多層配線の高信頼化、高歩留り化を図る多層配線構造の
形成方法を提供できる。
【図１】本発明の第１の実施例の多層配線形成方法の工
程断面図
程断面図
【図２】本発明の第２の実施例の多層配線形成方法の工
程断面図
程断面図
【図３】本発明の第３の実施例の多層配線形成方法の工
程断面図
程断面図
【図４】従来の多層配線形成方法の工程断面図
３ 第一の配線層（Ａｌ配線） ４ 高抵抗層 ５ 酸化膜 ６ スルーホール ７ 第二の配線層（Ａｌ配線）
Claims (3)
- 【請求項１】半導体基板上に絶縁膜を介して作り込まれ
た第一の配線層に第一のＲＦクリーニングを施す工程、
前記第一の配線層上に絶縁膜を形成する工程、前記絶縁
膜上に所定のレジストパターンを形成する工程、前記レ
ジストパターンをマスクにして前記絶縁膜にスルーホー
ルを開口する工程、前記レジストパターンを除去する工
程、前記全工程を経た半導体基板を第二のＲＦクリーニ
ングする工程、および前記第二のＲＦクリーニング後に
おいて真空中搬送し導電膜を形成する工程を有すること
を特徴とする多層配線形成方法。 - 【請求項２】半導体基板上に絶縁膜を介して作り込まれ
た第一の配線層に第一のＲＦクリーニングを施す工程、
前記第一のＲＦクリーニング後において真空中搬送し第
一の配線層上に絶縁膜を形成する工程、前記絶縁膜上に
所定のレジストパターンを形成する工程、前記レジスト
パターンをマスクにして前記絶縁膜にスルーホールを開
口する工程、前記レジストパターンを除去する工程、前
記全工程を経た半導体基板を第二のＲＦクリーニングす
る工程、および前記第二のＲＦクリーニング後において
真空中搬送し導電膜を形成する工程を有することを特徴
とする多層配線形成方法。 - 【請求項３】半導体基板上に絶縁膜を介して作り込まれ
た第一の配線層上に第一のＲＦクリーニングを施す工
程、前記第一のＲＦクリーニング後において真空中搬送
し第一の配線層上に絶縁膜を形成する工程、前記全工程
を経た半導体基板に絶縁膜を形成する工程、前記絶縁膜
上に所定のレジストパターンを形成する工程、前記レジ
ストパターンをマスクにして前記絶縁膜にスルーホール
を開口する工程、前記レジストパターンを除去する工
程、前記全工程を経た半導体基板を第二のＲＦクリーニ
ングする工程、前記半導体基板上に導電膜を形成する工
程、前記スルーホールの側壁部のみに前記導電膜を残す
工程、前記全工程を経た半導体基板を第三のＲＦクリー
ニングを施す工程、および前記全工程を経た半導体基板
に第二の配線層を形成する工程を有することを特徴とす
る多層配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010962A JPH05206285A (ja) | 1992-01-24 | 1992-01-24 | 多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010962A JPH05206285A (ja) | 1992-01-24 | 1992-01-24 | 多層配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206285A true JPH05206285A (ja) | 1993-08-13 |
Family
ID=11764804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010962A Pending JPH05206285A (ja) | 1992-01-24 | 1992-01-24 | 多層配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043422A (ja) * | 2000-07-24 | 2002-02-08 | Tokyo Ohka Kogyo Co Ltd | 被膜の処理方法およびこの方法を用いた半導体素子の製造方法 |
-
1992
- 1992-01-24 JP JP4010962A patent/JPH05206285A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043422A (ja) * | 2000-07-24 | 2002-02-08 | Tokyo Ohka Kogyo Co Ltd | 被膜の処理方法およびこの方法を用いた半導体素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04359518A (ja) | 半導体装置の製造方法 | |
| JP2000106396A (ja) | 半導体装置の製造方法 | |
| US6703709B1 (en) | Structures formed using silicide cap as an etch stop in multilayer metal processes | |
| JPH0766942B2 (ja) | 多層相互接続導体パターン製造方法 | |
| JPH10326830A (ja) | 半導体装置の製造方法 | |
| JP3190830B2 (ja) | 半導体装置の製造方法 | |
| JPH05206285A (ja) | 多層配線形成方法 | |
| JPH09172079A (ja) | 半導体装置およびその製造方法 | |
| JP2004023030A (ja) | 半導体装置の製造方法 | |
| JP3592209B2 (ja) | 半導体装置の製造方法 | |
| KR20030074870A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPH0536846A (ja) | 半導体装置の製造方法 | |
| JPH06177255A (ja) | 半導体集積回路装置の製造方法 | |
| JP2000031271A (ja) | 多層配線の半導体装置の製造方法 | |
| JP2991388B2 (ja) | 半導体装置の製造方法 | |
| JPH05291416A (ja) | 多層配線の形成方法 | |
| KR0181959B1 (ko) | 반도체 장치의 비아홀 형성방법 | |
| JPH06244187A (ja) | 半導体装置の製造方法 | |
| JP2000208628A (ja) | 半導体装置の製造方法 | |
| JP2000235978A (ja) | 半導体装置の製造方法 | |
| JPH0582653A (ja) | 半導体装置の製造方法 | |
| JPH0319222A (ja) | 半導体装置の製造方法 | |
| JPH09232424A (ja) | 半導体装置の製造方法 | |
| JPH1126461A (ja) | 半導体装置及びその製造方法 | |
| JPH05109902A (ja) | 半導体装置の製造方法 |