JPH10326830A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】フッ素化アモルファスカーボンを形成するとき
に、酸化膜上に直接付くことによる密着不良を改善し、
配線のオープン不良やショート不良の発生を抑え、高歩
留りの半導体装置を得る製造方法の提供。 【解決手段】アルミニウム配線を選択的にエッチングし
た後に、前記アルミニウム配線の下層の酸化膜の表面を
改質し、その後、フッ素化アモルファスカーボンを形成
する工程を有している。酸化膜の表面を改質する方法と
しては、例えば、アルミニウムのエッチング後にＣＦ4
を含むガスを用いて酸化膜表面をプラズマ処理する方
法、フッ素化アモルファスカーボン形成前にシリコンを
イオン注入する方法がある。
に、酸化膜上に直接付くことによる密着不良を改善し、
配線のオープン不良やショート不良の発生を抑え、高歩
留りの半導体装置を得る製造方法の提供。 【解決手段】アルミニウム配線を選択的にエッチングし
た後に、前記アルミニウム配線の下層の酸化膜の表面を
改質し、その後、フッ素化アモルファスカーボンを形成
する工程を有している。酸化膜の表面を改質する方法と
しては、例えば、アルミニウムのエッチング後にＣＦ4
を含むガスを用いて酸化膜表面をプラズマ処理する方
法、フッ素化アモルファスカーボン形成前にシリコンを
イオン注入する方法がある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、非晶質炭化フッ素を含む膜を配線層
間絶縁膜に用いた半導体装置の製造方法に関する。
方法に関し、特に、非晶質炭化フッ素を含む膜を配線層
間絶縁膜に用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置は、近年、その小型化、高速
化が要求され、集積度が向上し、０．２５μｍ以下の設
計ルールの素子がシリコン基板上に形成されるようにな
ってきた。
化が要求され、集積度が向上し、０．２５μｍ以下の設
計ルールの素子がシリコン基板上に形成されるようにな
ってきた。
【０００３】半導体装置を小型化、高速化するために
は、単に個別素子の寸法を微細化するだけでなく、素子
間を結ぶ配線を多層化することが重要である。配線を多
層化するためには、配線間を絶縁膜で分離する必要があ
る。
は、単に個別素子の寸法を微細化するだけでなく、素子
間を結ぶ配線を多層化することが重要である。配線を多
層化するためには、配線間を絶縁膜で分離する必要があ
る。
【０００４】素子寸法が微細化されると、半導体装置の
小型化のため、配線寸法や配線間隔も微細化されてい
く。例えば、現在製品化されている最も微細な０．３５
μｍ設計ルールの場合、配線ピッチは、約１．５μｍで
あるが、次世代の０．２５μｍルールの場合は、配線ピ
ッチは０．８〜１．０μｍが、０．１８μｍルールの場
合は、約０．４〜０．６μｍが要求されている。
小型化のため、配線寸法や配線間隔も微細化されてい
く。例えば、現在製品化されている最も微細な０．３５
μｍ設計ルールの場合、配線ピッチは、約１．５μｍで
あるが、次世代の０．２５μｍルールの場合は、配線ピ
ッチは０．８〜１．０μｍが、０．１８μｍルールの場
合は、約０．４〜０．６μｍが要求されている。
【０００５】配線寸法、配線間隔が小さくなってくる
と、配線容量が大きくなり、回路の動作速度や消費電力
が大きくなってしまう、という問題点（欠点）が生じ
る。この問題点を補うために、配線層間材料としては、
従来の酸化膜系のものよりも低誘電率の材料を用いる必
要がある。
と、配線容量が大きくなり、回路の動作速度や消費電力
が大きくなってしまう、という問題点（欠点）が生じ
る。この問題点を補うために、配線層間材料としては、
従来の酸化膜系のものよりも低誘電率の材料を用いる必
要がある。
【０００６】このような低誘電率膜の候補として、例え
ば特開平５−７４９６０号公報には、比誘電率が約２．
５と低い、炭素とフッ素からなる絶縁膜（以下、「フッ
素化アモルファス・カーボン」と略記する）の製造方法
が開示されている。この従来の半導体装置の製造方法に
ついて、図５（Ａ）〜図５（Ｃ）を用いて説明する。
ば特開平５−７４９６０号公報には、比誘電率が約２．
５と低い、炭素とフッ素からなる絶縁膜（以下、「フッ
素化アモルファス・カーボン」と略記する）の製造方法
が開示されている。この従来の半導体装置の製造方法に
ついて、図５（Ａ）〜図５（Ｃ）を用いて説明する。
【０００７】図５（Ａ）〜図５（Ｃ）は、従来の半導体
装置の製造方法（「従来例１」という）を製造工程順に
示す工程断面図である。
装置の製造方法（「従来例１」という）を製造工程順に
示す工程断面図である。
【０００８】まず、図５（Ａ）に示すうに、シリコン基
板４０１上に、アルミニウムからなる第１の配線層４１
６（膜厚１μｍ）を形成する。
板４０１上に、アルミニウムからなる第１の配線層４１
６（膜厚１μｍ）を形成する。
【０００９】次いで、図５（Ｂ）に示すように、原料ガ
スとしてＣ2Ｆ4を用いたプラズマ重合によりフッ素化ア
モルファスカーボン４０８を約１μｍの膜厚に堆積す
る。このときの条件は、流量２５０ｓｃｃｍ、圧力０．
１Ｔｏｒｒ、電力３００Ｗ、時間は１０分である。
スとしてＣ2Ｆ4を用いたプラズマ重合によりフッ素化ア
モルファスカーボン４０８を約１μｍの膜厚に堆積す
る。このときの条件は、流量２５０ｓｃｃｍ、圧力０．
１Ｔｏｒｒ、電力３００Ｗ、時間は１０分である。
【００１０】次いで、図５（Ｃ）に示すように、フォト
リソグラフィー法によりフッ素化アモルファスカーボン
４０８にヴァイア（ＶＩＡ）・ホール４０９を形成し、
アルミニウムを用い、第２の配線層４２０を形成し、パ
ターニングする。この条件で得られたフッ素化アモルフ
ァスカーボン４０８の比誘電率は、２．４である。
リソグラフィー法によりフッ素化アモルファスカーボン
４０８にヴァイア（ＶＩＡ）・ホール４０９を形成し、
アルミニウムを用い、第２の配線層４２０を形成し、パ
ターニングする。この条件で得られたフッ素化アモルフ
ァスカーボン４０８の比誘電率は、２．４である。
【００１１】しかしながら、この従来の半導体装置の製
造方法においては、フッ素化アモルファスカーボンを酸
化膜上に形成するときに、密着性が悪く、剥がれやす
い、という問題点がある。なお、上記特開平５−７４９
６０号公報には、この問題点の改善に関する記載はな
く、単に、フッ素化アモルファスカーボンをシリコン基
板上に形成する例が実施例として記載されているのみで
ある。
造方法においては、フッ素化アモルファスカーボンを酸
化膜上に形成するときに、密着性が悪く、剥がれやす
い、という問題点がある。なお、上記特開平５−７４９
６０号公報には、この問題点の改善に関する記載はな
く、単に、フッ素化アモルファスカーボンをシリコン基
板上に形成する例が実施例として記載されているのみで
ある。
【００１２】なお、後の説明で明らかとされるように、
本発明は、酸化膜上にフッ素化アモルファスカーボを形
成する際の密着性を良くすることを目的としたものであ
り、下層の酸化膜の表面をＡｌエッチングの際に改質す
ることにより成し遂げる半導体装置の製造方法を提案す
るものである。
本発明は、酸化膜上にフッ素化アモルファスカーボを形
成する際の密着性を良くすることを目的としたものであ
り、下層の酸化膜の表面をＡｌエッチングの際に改質す
ることにより成し遂げる半導体装置の製造方法を提案す
るものである。
【００１３】次に、表面を改質する従来技術について以
下に説明する。
下に説明する。
【００１４】まず特開平２−２７８７３１号公報に示さ
れている従来技術（「従来例２」という）では、ドライ
エッチングによりＡｌ膜をパターニングし、Ａｌ配線を
形成する際に、パターニング後Ａｌ表面をドライエッチ
ング法又はウェット・エッチング法により清浄とするこ
とにより、Ａｌ表面の残留ガスイオンの存在による、ヴ
ァイア・ホール部における接触抵抗増大を防ぐ方法が示
されている。
れている従来技術（「従来例２」という）では、ドライ
エッチングによりＡｌ膜をパターニングし、Ａｌ配線を
形成する際に、パターニング後Ａｌ表面をドライエッチ
ング法又はウェット・エッチング法により清浄とするこ
とにより、Ａｌ表面の残留ガスイオンの存在による、ヴ
ァイア・ホール部における接触抵抗増大を防ぐ方法が示
されている。
【００１５】この従来の半導体装置の製造方法を、図６
（Ａ）乃至図７（Ｅ）に示した工程断面図を用いて説明
する。なお、図６および図７は、単に図面作成の都合の
みで分図されたものである。
（Ａ）乃至図７（Ｅ）に示した工程断面図を用いて説明
する。なお、図６および図７は、単に図面作成の都合の
みで分図されたものである。
【００１６】まず、図６（Ａ）に示すように、半導体基
板５０１上にアルミニウム５０４及び反射防止用のシリ
コン膜５１１を形成する。
板５０１上にアルミニウム５０４及び反射防止用のシリ
コン膜５１１を形成する。
【００１７】次に、図６（Ｂ）に示すように、フォト・
レジスト５０６を塗布し、選択的に露光してマスクを形
成し、Ａｌのエッチングガスにてシリコン膜５１１、及
びアルミニウム５０４を選択的にエッチングする。
レジスト５０６を塗布し、選択的に露光してマスクを形
成し、Ａｌのエッチングガスにてシリコン膜５１１、及
びアルミニウム５０４を選択的にエッチングする。
【００１８】次に、図６（Ｃ）に示すように、フォト・
レジスト５０６を剥離した後、シリコン膜５１１のエッ
チングガスでシリコン膜５１１をエッチング除去する。
レジスト５０６を剥離した後、シリコン膜５１１のエッ
チングガスでシリコン膜５１１をエッチング除去する。
【００１９】つづいて図７（Ｄ）に示すように、アルミ
ニウム５０４上に存在する残留ガスイオン５１３を、Ａ
ｒ等の不活性ガス５１４を用いるプラズマエッチング法
により除去する。
ニウム５０４上に存在する残留ガスイオン５１３を、Ａ
ｒ等の不活性ガス５１４を用いるプラズマエッチング法
により除去する。
【００２０】次に図７（Ｅ）に示すように、プラズマＣ
ＶＤ法によりＳｉＮx膜５１５を形成し、ＳｉＮx膜５１
５にヴァイア・ホール５０９を形成したのち、第２の配
線層５１６を形成する。
ＶＤ法によりＳｉＮx膜５１５を形成し、ＳｉＮx膜５１
５にヴァイア・ホール５０９を形成したのち、第２の配
線層５１６を形成する。
【００２１】次に、特開昭６３−２８７０３６号公報に
示されている半導体装置の製造方法（「従来例３」とい
う）について、図８（Ａ）乃至図９（Ｄ）を用いて説明
する。なお、図８および図９は、単に図面作成の都合の
みで分図されたものである。
示されている半導体装置の製造方法（「従来例３」とい
う）について、図８（Ａ）乃至図９（Ｄ）を用いて説明
する。なお、図８および図９は、単に図面作成の都合の
みで分図されたものである。
【００２２】まず、図８（Ａ）に示すように、半導体基
板６０１上に第１の層間絶縁膜６０２、アルミニウム６
０４、反射防止用のシリコン膜６１１を形成し、フォト
・リソグラフィー工程及び反応性イオンエッチングを用
いてシリコン膜６１１、アルミニウム６０４を選択的に
エッチングする。
板６０１上に第１の層間絶縁膜６０２、アルミニウム６
０４、反射防止用のシリコン膜６１１を形成し、フォト
・リソグラフィー工程及び反応性イオンエッチングを用
いてシリコン膜６１１、アルミニウム６０４を選択的に
エッチングする。
【００２３】次に、図８（Ｂ）に示すように、シリコン
膜６１１をエッチング除去する。次に、図８（Ｃ）に示
すように、アルミニウム６０４、及び下地となる第１の
層間絶縁膜６１５の表面を、アルゴン・ガスを用いたＲ
Ｆスパッタ・エッチングの処理を行う。
膜６１１をエッチング除去する。次に、図８（Ｃ）に示
すように、アルミニウム６０４、及び下地となる第１の
層間絶縁膜６１５の表面を、アルゴン・ガスを用いたＲ
Ｆスパッタ・エッチングの処理を行う。
【００２４】その後、次に図９（Ｄ）に示すように、第
２の層間絶縁膜６１８を堆積し、ヴァイア・ホール６１
９、第２のアルミニウム６０４Ａを形成し、選択的にエ
ッチングを行い、第２の配線層を形成する。この従来例
では、第２の層間絶縁膜６１８を堆積する前に、堆積さ
れる下地となるアルミニウム膜表面に付着したエッチン
グ反応生成物をエッチングして除去することにより、ア
ルミニウム膜とその上の層間絶縁膜との密着力を強くし
ている。
２の層間絶縁膜６１８を堆積し、ヴァイア・ホール６１
９、第２のアルミニウム６０４Ａを形成し、選択的にエ
ッチングを行い、第２の配線層を形成する。この従来例
では、第２の層間絶縁膜６１８を堆積する前に、堆積さ
れる下地となるアルミニウム膜表面に付着したエッチン
グ反応生成物をエッチングして除去することにより、ア
ルミニウム膜とその上の層間絶縁膜との密着力を強くし
ている。
【００２５】これらの従来の製造方法では、アルミニウ
ム配線とその上の層間絶縁膜の密着性を良好にすること
を目的としており、層間膜間の密着性については考慮さ
れていない。また、これらの方法は、酸化膜上にフッ素
化アモルファスカーボンを形成する際に用いても、効果
はない。
ム配線とその上の層間絶縁膜の密着性を良好にすること
を目的としており、層間膜間の密着性については考慮さ
れていない。また、これらの方法は、酸化膜上にフッ素
化アモルファスカーボンを形成する際に用いても、効果
はない。
【００２６】
【発明が解決しようとする課題】以上説明したように、
アモルファスカーボンを用いた層間形成法では、酸化膜
上にアモルファスカーボンが直接付くために、密着性が
悪く、剥がれやすいという問題があった。
アモルファスカーボンを用いた層間形成法では、酸化膜
上にアモルファスカーボンが直接付くために、密着性が
悪く、剥がれやすいという問題があった。
【００２７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、フッ素化アモル
ファスカーボンを形成するときに、酸化膜上に直接付く
ことによる密着不良を改善し、配線のオープン不良やシ
ョート不良の発生を抑え、高歩留りの半導体装置を得る
ようにした半導体装置の製造方法を提供することにあ
る。
てなされたものであって、その目的は、フッ素化アモル
ファスカーボンを形成するときに、酸化膜上に直接付く
ことによる密着不良を改善し、配線のオープン不良やシ
ョート不良の発生を抑え、高歩留りの半導体装置を得る
ようにした半導体装置の製造方法を提供することにあ
る。
【００２８】
【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体装置の製造方法は、（ａ）アルミニ
ウム配線を選択的にエッチングする工程と、（ｂ）前記
アルミニウム配線の下層の酸化膜の表面を改質する工程
と、（ｃ）有機系層間膜を形成する工程と、を含むこと
を特徴とする。
に、本発明の半導体装置の製造方法は、（ａ）アルミニ
ウム配線を選択的にエッチングする工程と、（ｂ）前記
アルミニウム配線の下層の酸化膜の表面を改質する工程
と、（ｃ）有機系層間膜を形成する工程と、を含むこと
を特徴とする。
【００２９】本発明においては、前記酸化膜の表面を改
質する工程において、前記アルミニウム配線のエッチン
グ後に、ＣＦ4を含むガス中で、プラズマ処理を施す、
ことを特徴とする。
質する工程において、前記アルミニウム配線のエッチン
グ後に、ＣＦ4を含むガス中で、プラズマ処理を施す、
ことを特徴とする。
【００３０】本発明においては、前記酸化膜の表面を改
質する工程において、前記アルミニウム配線のエッチン
グ後にシリコンをイオン注入する、ことを特徴とする。
質する工程において、前記アルミニウム配線のエッチン
グ後にシリコンをイオン注入する、ことを特徴とする。
【００３１】本発明においては、前記有機系層間膜が、
フッ素化アモルファス・カーボンである、ことを特徴と
する。
フッ素化アモルファス・カーボンである、ことを特徴と
する。
【００３２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、アルミニウム配線を選択的
にエッチングした後に、このアルミニウム配線の下層の
酸化膜の表面を改質し、その後、フッ素化アモルファス
カーボンを形成する工程を含むことを特徴としたもので
ある。
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、アルミニウム配線を選択的
にエッチングした後に、このアルミニウム配線の下層の
酸化膜の表面を改質し、その後、フッ素化アモルファス
カーボンを形成する工程を含むことを特徴としたもので
ある。
【００３３】酸化膜の表面を改質する方法としては、例
えば、アルミニウムのエッチング後にＣＦ4を含むガス
を用いて酸化膜表面をプラズマ処理する方法や、フッ素
化アモルファスカーボン形成前にシリコンをイオン注入
する方法がある。
えば、アルミニウムのエッチング後にＣＦ4を含むガス
を用いて酸化膜表面をプラズマ処理する方法や、フッ素
化アモルファスカーボン形成前にシリコンをイオン注入
する方法がある。
【００３４】本発明の半導体装置の製造方法は、その好
ましい実施の形態によれば、アルミニウム配線のエッチ
ング後に、アルミニウム配線の下層の酸化膜の表面を改
質し、これにより、酸化膜とフッ素化アモルファスカー
ボンの間の密着性が保たれ、フッ素化アモルファスカー
ボンより上層の層間膜や配線が剥がれ、配線のオープン
不良やショート不良の発生を抑えることができる。
ましい実施の形態によれば、アルミニウム配線のエッチ
ング後に、アルミニウム配線の下層の酸化膜の表面を改
質し、これにより、酸化膜とフッ素化アモルファスカー
ボンの間の密着性が保たれ、フッ素化アモルファスカー
ボンより上層の層間膜や配線が剥がれ、配線のオープン
不良やショート不良の発生を抑えることができる。
【００３５】
【実施例】次に、本発明の実施例について図面を参照し
て以下に説明する。
て以下に説明する。
【００３６】図１（Ａ）乃至図２（Ｅ）は、本発明の半
導体装置の製造方法の第１の実施例を説明するための図
であり、製造工程順に半導体装置の断面を模式的に示し
た工程断面図である。なお、図１及び図２は、単に図面
作成の都合で分図されたものである。
導体装置の製造方法の第１の実施例を説明するための図
であり、製造工程順に半導体装置の断面を模式的に示し
た工程断面図である。なお、図１及び図２は、単に図面
作成の都合で分図されたものである。
【００３７】まず、図１（Ａ）を参照して、半導体基板
１上に、例えばＢＰＳＧ（Boronphosphosilicate glas
s）からなる第１の層間絶縁膜２を、約８００ｎｍの厚
さに形成し、コンタクト・ホール（図示せず）開口後、
バリア・メタル３、第１層配線となるアルミニウム４、
後工程のフォトリソグラフィー工程での反射防止用の窒
化チタン５をスパッタ法等により形成し、フォト・レジ
スト６を塗布し、通常のフォト・リソグラフィー工程に
よりフォト・レジスト６のパターニングを行った後、窒
化チタン５、アルミニウム４、バリア・メタル３を、例
えばＣｌ2とＮ2の混合ガス（混合比は概ね４〜５：１）
で気圧約１０ｍＴｏｒｒ、ＲＦパワー約１００Ｗの条件
で選択的にエッチングする。
１上に、例えばＢＰＳＧ（Boronphosphosilicate glas
s）からなる第１の層間絶縁膜２を、約８００ｎｍの厚
さに形成し、コンタクト・ホール（図示せず）開口後、
バリア・メタル３、第１層配線となるアルミニウム４、
後工程のフォトリソグラフィー工程での反射防止用の窒
化チタン５をスパッタ法等により形成し、フォト・レジ
スト６を塗布し、通常のフォト・リソグラフィー工程に
よりフォト・レジスト６のパターニングを行った後、窒
化チタン５、アルミニウム４、バリア・メタル３を、例
えばＣｌ2とＮ2の混合ガス（混合比は概ね４〜５：１）
で気圧約１０ｍＴｏｒｒ、ＲＦパワー約１００Ｗの条件
で選択的にエッチングする。
【００３８】次に、図１（Ｂ）に示すように、エッチン
グ・ガスをＣＦ4に切り替えることにより、図１（Ｃ）
に示すように、バリア・メタル３のエッチング後に露出
した第１の層間絶縁膜２の表面に、ポーラスなダメージ
層７を形成する。ＣＦ4でのプラズマ処理条件は、例え
ば、ＣＦ4流量２０ｓｃｃｍ、ＲＦパワー５００Ｗ、気
圧２０ｍＴｏｒｒである。
グ・ガスをＣＦ4に切り替えることにより、図１（Ｃ）
に示すように、バリア・メタル３のエッチング後に露出
した第１の層間絶縁膜２の表面に、ポーラスなダメージ
層７を形成する。ＣＦ4でのプラズマ処理条件は、例え
ば、ＣＦ4流量２０ｓｃｃｍ、ＲＦパワー５００Ｗ、気
圧２０ｍＴｏｒｒである。
【００３９】次に、図２（Ｄ）に示すように、フォト・
レジスト６をＯ2プラズマにより剥離した後、フッ素化
アモルファス・カーボン８をプラズマＣＶＤ法により形
成する。
レジスト６をＯ2プラズマにより剥離した後、フッ素化
アモルファス・カーボン８をプラズマＣＶＤ法により形
成する。
【００４０】次に、図２（Ｅ）に示すように、ヴァイア
・ホール９を選択的に開口した後、第２のバリア・メタ
ル３Ｂをスパッタ法により形成し、タングステン１７を
埋設し、第２のアルミニウム４Ｂ、反射防止用の第２の
窒化チタン５Ｂを全面にスパッタ法等で形成し、第２の
窒化チタン５Ｂ、第２のアルミニウム４Ｂ、及び第２の
バリア・メタル３Ｂをフォトリソグラフィー法及び反応
イオンエッチングによりパターニングし、シリコン窒化
膜等からなるカバー膜１０を形成する。
・ホール９を選択的に開口した後、第２のバリア・メタ
ル３Ｂをスパッタ法により形成し、タングステン１７を
埋設し、第２のアルミニウム４Ｂ、反射防止用の第２の
窒化チタン５Ｂを全面にスパッタ法等で形成し、第２の
窒化チタン５Ｂ、第２のアルミニウム４Ｂ、及び第２の
バリア・メタル３Ｂをフォトリソグラフィー法及び反応
イオンエッチングによりパターニングし、シリコン窒化
膜等からなるカバー膜１０を形成する。
【００４１】次に、第１の実施例について、図３を参照
して、その作用効果について詳細に説明する。図３は、
６インチ・ウェハー１枚当たりの剥がれ発生箇所数を上
記した従来技術と比較して示した図である。図３には、
本発明の第１の実施例の作用効果が端的に表れている。
して、その作用効果について詳細に説明する。図３は、
６インチ・ウェハー１枚当たりの剥がれ発生箇所数を上
記した従来技術と比較して示した図である。図３には、
本発明の第１の実施例の作用効果が端的に表れている。
【００４２】ウェハー上でのフッ素化アモルファスカー
ボンの剥がれが発生している場所の数は、従来例では１
００箇所以上に達しているのに対し、本実施例の場合
は、剥がれの発生はない。
ボンの剥がれが発生している場所の数は、従来例では１
００箇所以上に達しているのに対し、本実施例の場合
は、剥がれの発生はない。
【００４３】次に、本発明の第２の実施例について、図
４を参照して説明する。図４は、本発明の半導体装置の
製造方法の第２の実施例を説明するための断面図であ
り、第１の実施例の説明で参照した工程断面図のうち図
１（Ｂ）に対応している。本発明の第２実施例では、ポ
ーラスなダメージ層の形成方法が異なっている点以外
は、前記第１の実施例と同じであるため、他の図は省略
してある。
４を参照して説明する。図４は、本発明の半導体装置の
製造方法の第２の実施例を説明するための断面図であ
り、第１の実施例の説明で参照した工程断面図のうち図
１（Ｂ）に対応している。本発明の第２実施例では、ポ
ーラスなダメージ層の形成方法が異なっている点以外
は、前記第１の実施例と同じであるため、他の図は省略
してある。
【００４４】この第２の実施例では、第１の層間絶縁膜
にＳｉイオン２３を注入することにより表面にダメージ
層を形成している。Ｓｉイオン注入条件としては、例え
ば、エネルギー２０ｋｅＶ乃至１００ｋｅＶ、ドーズ量
１Ｅ１６（＝１×１０16）ｃｍ-2乃至１Ｅ１７（＝１×
１０17）ｃｍ-2である。
にＳｉイオン２３を注入することにより表面にダメージ
層を形成している。Ｓｉイオン注入条件としては、例え
ば、エネルギー２０ｋｅＶ乃至１００ｋｅＶ、ドーズ量
１Ｅ１６（＝１×１０16）ｃｍ-2乃至１Ｅ１７（＝１×
１０17）ｃｍ-2である。
【００４５】この方法によると、ＢＰＳＧ等の酸化膜系
の絶縁膜よりなる第１の層間絶縁膜表面にダメージ層が
できるだけでなく、表面にシリコンが多量に含まれる領
域ができるため、フッ素化アモルファスカーボン８と結
合しやすく、密着性がさらに改善できる。
の絶縁膜よりなる第１の層間絶縁膜表面にダメージ層が
できるだけでなく、表面にシリコンが多量に含まれる領
域ができるため、フッ素化アモルファスカーボン８と結
合しやすく、密着性がさらに改善できる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
下層の酸化膜とフッ素化アモルファスカーボンの間の密
着性が保たれ、フッ素化アモルファスカーボンより上層
の層間膜や配線が剥がれ、配線のオープン不良やショー
ト不良の発生を抑えることができ、信頼性及び歩留まり
を特段に向上するという効果を奏する。
下層の酸化膜とフッ素化アモルファスカーボンの間の密
着性が保たれ、フッ素化アモルファスカーボンより上層
の層間膜や配線が剥がれ、配線のオープン不良やショー
ト不良の発生を抑えることができ、信頼性及び歩留まり
を特段に向上するという効果を奏する。
【００４７】その理由は、本発明においては、アルミニ
ウム配線のエッチング後に、アルミニウム配線の下層の
酸化膜の表面をポーラスにしている、ことによる。
ウム配線のエッチング後に、アルミニウム配線の下層の
酸化膜の表面をポーラスにしている、ことによる。
【図１】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方
法の一実施例を説明するための工程断面図である。
法の一実施例を説明するための工程断面図である。
【図２】（Ｄ）〜（Ｅ）は本発明の半導体装置の製造方
法の一実施例を説明するための工程断面図である。
法の一実施例を説明するための工程断面図である。
【図３】本発明の実施例の効果を説明するための図であ
り、６インチウェハーあたりの剥がれ発生箇所数を示す
グラフである。
り、６インチウェハーあたりの剥がれ発生箇所数を示す
グラフである。
【図４】本発明の半導体装置の製造方法の第２の実施例
を説明するための断面図である。
を説明するための断面図である。
【図５】（Ａ）〜（Ｃ）は第１の従来の半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図６】（Ａ）〜（Ｃ）は第２の従来の半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図７】（Ｄ）〜（Ｅ）は第２の従来の半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図８】（Ａ）〜（Ｃ）は第３の従来の半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図９】（Ｄ）は第３の従来の半導体装置の製造方法を
説明するための工程断面図である。
説明するための工程断面図である。
１、５０１、６０１ 半導体装置 ４０１ シリコン基板 ２、６０２ 第１の層間絶縁膜 ３、３Ｂ バリアメタル ４、４Ｂ、５０４、６０４、６０４Ａ アルミニウム ５、５Ｂ 窒化チタン ６、５０６ フォト・レジスト ７ ダメージ層 ８、４０８ フッ素化アモルファス・カーボン ９、４０９、５０９、６０９ ヴァイア・ホール １０ カバー膜 １７ タングステン ２１ Ｃｌ2イオン及びＮ2イオン ２２ ＣＦ4イオン ２３ Ｓｉイオン ５１１、６１１ シリコン膜 ５１３ 残留ガスイオン ５１４ 不活性ガス ５１５ ＳｉＮx膜 ５１６ 第２アルミ破線 ４１６ 第１の配線層 ４２０ 第２の配線層 ６１８ 第２の層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０５Ｈ 1/46 Ｈ０１Ｌ 21/302 Ｇ // Ｃ２３Ｆ 4/00 21/88 Ｃ
Claims (9)
- 【請求項１】（ａ）アルミニウム配線を選択的にエッチ
ングする工程と、 （ｂ）前記アルミニウム配線の下層の酸化膜の表面を改
質する工程と、 （ｃ）有機系層間膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記酸化膜の表面を改質する工程におい
て、 前記アルミニウム配線のエッチング後に、ＣＦ4を含む
ガス中で、プラズマ処理を施す、 ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】前記酸化膜の表面を改質する工程におい
て、 前記アルミニウム配線のエッチング後にシリコンをイオ
ン注入する、 ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】前記有機系層間膜が、フッ素化アモルファ
ス・カーボンである、ことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項５】半導体基板上の絶縁膜上に形成された金属
配線層を選択的にエッチングした後に、該エッチングで
露出した前記絶縁膜の表面の改質処理を施し、その後、
前記金属配線及び前記絶縁層を覆うようにして有機系層
間膜を形成する、ことを特徴とする半導体装置の製造方
法。 - 【請求項６】前記金属配線層がアルミニウム配線層を含
み、前記有機系層間膜がフッ素化アモルファスカーボン
よりなることを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】前記金属配線層のエッチング後に、ＣＦ4
を含むガスを用いて前記絶縁膜表面をプラズマ処理する
か、もしくはフッ素化アモルファスカーボン形成前にシ
リコンをイオン注入することにより、前記絶縁膜の表面
を改質する、ことを特徴とする請求項６記載の半導体装
置の製造方法。 - 【請求項８】半導体基板上の絶縁膜上にアルミニウム配
線層を形成しその上に塗布されパタン形成されたレジス
トをマスクとして前記アルミニウム配線層をドライエッ
チングした後、ガス系をＣＦ4に変えることにより前記
エッチングで露出した前記絶縁膜表面にダメージ層を設
け、 その後、前記レジストを剥離して、全面に、フッ素化ア
モルファス・カーボン膜を形成する、ことを特徴とする
半導体装置の製造方法。 - 【請求項９】前記アルミニウム配線のエッチング後にシ
リコンをイオン注入する、ことを特徴とする請求項８記
載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15040897A JP3202657B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
| US09/080,049 US5985750A (en) | 1997-05-23 | 1998-05-15 | Manufacturing method of semiconductor device |
| KR1019980018492A KR100293080B1 (ko) | 1997-05-23 | 1998-05-22 | 반도체장치제조방법 |
| CN98108918A CN1200564A (zh) | 1997-05-23 | 1998-05-22 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15040897A JP3202657B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326830A true JPH10326830A (ja) | 1998-12-08 |
| JP3202657B2 JP3202657B2 (ja) | 2001-08-27 |
Family
ID=15496312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15040897A Expired - Fee Related JP3202657B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5985750A (ja) |
| JP (1) | JP3202657B2 (ja) |
| KR (1) | KR100293080B1 (ja) |
| CN (1) | CN1200564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7060323B2 (en) | 1996-08-29 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Method of forming interlayer insulating film |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3228183B2 (ja) * | 1996-12-02 | 2001-11-12 | 日本電気株式会社 | 絶縁膜ならびにその絶縁膜を有する半導体装置とその製造方法 |
| KR100295380B1 (ko) * | 1997-04-02 | 2001-08-07 | 가네꼬 히사시 | 층간절연물질로서저유전율의비정질탄소불화물막을가질수있는반도체장치및그제조방법 |
| US6797605B2 (en) | 2001-07-26 | 2004-09-28 | Chartered Semiconductor Manufacturing Ltd. | Method to improve adhesion of dielectric films in damascene interconnects |
| US20040229470A1 (en) * | 2003-05-14 | 2004-11-18 | Applied Materials, Inc. | Method for etching an aluminum layer using an amorphous carbon mask |
| US7132201B2 (en) * | 2003-09-12 | 2006-11-07 | Micron Technology, Inc. | Transparent amorphous carbon structure in semiconductor devices |
| JP4919871B2 (ja) * | 2007-02-09 | 2012-04-18 | 東京エレクトロン株式会社 | エッチング方法、半導体装置の製造方法および記憶媒体 |
| US8278139B2 (en) * | 2009-09-25 | 2012-10-02 | Applied Materials, Inc. | Passivating glue layer to improve amorphous carbon to metal adhesion |
| CN104779137B (zh) * | 2014-01-10 | 2018-03-27 | 北大方正集团有限公司 | 一种阵列基板及其制备方法 |
| US10504741B2 (en) * | 2017-02-28 | 2019-12-10 | Tokyo Electron Limited | Semiconductor manufacturing method and plasma processing apparatus |
| US11009162B1 (en) | 2019-12-27 | 2021-05-18 | U.S. Well Services, LLC | System and method for integrated flow supply line |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046036A (ja) * | 1983-08-23 | 1985-03-12 | Nec Corp | 半導体装置の製造方法 |
| JPH0680739B2 (ja) * | 1987-05-19 | 1994-10-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| US4843034A (en) * | 1987-06-12 | 1989-06-27 | Massachusetts Institute Of Technology | Fabrication of interlayer conductive paths in integrated circuits |
| JPH01235254A (ja) * | 1988-03-15 | 1989-09-20 | Nec Corp | 半導体装置及びその製造方法 |
| JPH02278731A (ja) * | 1989-04-19 | 1990-11-15 | Nec Corp | 半導体装置の製造方法 |
| US5282922A (en) * | 1989-11-16 | 1994-02-01 | Polycon Corporation | Hybrid circuit structures and methods of fabrication |
| JPH0574960A (ja) * | 1991-03-25 | 1993-03-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2748864B2 (ja) * | 1994-09-12 | 1998-05-13 | 日本電気株式会社 | 半導体装置及びその製造方法及び非晶質炭素膜の製造方法及びプラズマｃｖｄ装置 |
| US5804259A (en) * | 1996-11-07 | 1998-09-08 | Applied Materials, Inc. | Method and apparatus for depositing a multilayered low dielectric constant film |
-
1997
- 1997-05-23 JP JP15040897A patent/JP3202657B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-15 US US09/080,049 patent/US5985750A/en not_active Expired - Fee Related
- 1998-05-22 CN CN98108918A patent/CN1200564A/zh active Pending
- 1998-05-22 KR KR1019980018492A patent/KR100293080B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7060323B2 (en) | 1996-08-29 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Method of forming interlayer insulating film |
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| Publication number | Publication date |
|---|---|
| US5985750A (en) | 1999-11-16 |
| JP3202657B2 (ja) | 2001-08-27 |
| KR19980087292A (ko) | 1998-12-05 |
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| KR100293080B1 (ko) | 2001-08-07 |
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