JPH0653414A - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
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- JPH0653414A JPH0653414A JP4225102A JP22510292A JPH0653414A JP H0653414 A JPH0653414 A JP H0653414A JP 4225102 A JP4225102 A JP 4225102A JP 22510292 A JP22510292 A JP 22510292A JP H0653414 A JPH0653414 A JP H0653414A
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- semiconductor substrate
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Abstract
(57)【要約】
【目的】 受動回路が基板６上で広い領域を占有するこ
とによるチップサイズの増大を回避することができるマ
イクロ波集積回路１０１を得る。 【構成】 上記機能回路のうちの受動回路を構成する、
キャパシタ２や抵抗素子１０などのファインパターンの
加工が不要な受動素子を半導体基板６の裏面上に形成し
た。
とによるチップサイズの増大を回避することができるマ
イクロ波集積回路１０１を得る。 【構成】 上記機能回路のうちの受動回路を構成する、
キャパシタ２や抵抗素子１０などのファインパターンの
加工が不要な受動素子を半導体基板６の裏面上に形成し
た。
Description
【０００１】
【産業上の利用分野】この発明は半導体基板上に回路素
子を形成してなるマイクロ波集積回路に関し、特に受動
回路を構成する受動素子を半導体基板の裏面側に形成し
たものに関するものである。
子を形成してなるマイクロ波集積回路に関し、特に受動
回路を構成する受動素子を半導体基板の裏面側に形成し
たものに関するものである。
【０００２】
【従来の技術】図５は従来の半導体基板上に回路素子を
形成してなるマイクロ波集積回路の一部の構成を説明す
るための図であり、図５(a) は上記マイクロ波集積回路
の基板表面の構造を模式的に示す斜視図、図５(b) は図
５(a) のＶｂ−Ｖｂ線断面図である。
形成してなるマイクロ波集積回路の一部の構成を説明す
るための図であり、図５(a) は上記マイクロ波集積回路
の基板表面の構造を模式的に示す斜視図、図５(b) は図
５(a) のＶｂ−Ｖｂ線断面図である。
【０００３】図において、２００はマイクロ波集積回路
（以下マイクロ波ＩＣともいう。）を構成する受動回路
で、該集積回路の半導体基板６の表面上には抵抗素子１
０及びキャパシタ２０が近接して配置されている。上記
抵抗素子１０の両端部は、それぞれ上記基板６上に形成
されたストリップ線路１ａ，１ｂの一端側に接続されて
おり、一方のストリップ線路１ｂの他端側はエアーブリ
ッジ配線１４を介して、上記キャパシタ２０を構成する
上地電極７に接続されている。またこのキャパシタ２０
を構成する下地電極８はバイアホール４内に形成された
バイアホール内配線５に接続されており、さらにこのバ
イアホール内配線５は半導体基板６の裏面側に形成され
たグランド導電体１６に接続されている。
（以下マイクロ波ＩＣともいう。）を構成する受動回路
で、該集積回路の半導体基板６の表面上には抵抗素子１
０及びキャパシタ２０が近接して配置されている。上記
抵抗素子１０の両端部は、それぞれ上記基板６上に形成
されたストリップ線路１ａ，１ｂの一端側に接続されて
おり、一方のストリップ線路１ｂの他端側はエアーブリ
ッジ配線１４を介して、上記キャパシタ２０を構成する
上地電極７に接続されている。またこのキャパシタ２０
を構成する下地電極８はバイアホール４内に形成された
バイアホール内配線５に接続されており、さらにこのバ
イアホール内配線５は半導体基板６の裏面側に形成され
たグランド導電体１６に接続されている。
【０００４】なお、ここでは上記マイクロ波ＩＣを構成
するトランジスタやダイオード等からなる能動回路は図
示していないが、上記半導体基板６の表面上に搭載され
ている。また１５は上記ストリップ線路１ａ，１ｂと抵
抗素子１０とのコンタクト部、９はストリップ線路１
ａ，１ｂと基板６とを絶縁する絶縁膜で、これは上記キ
ャパシタ２０の誘電体膜ともなっている。
するトランジスタやダイオード等からなる能動回路は図
示していないが、上記半導体基板６の表面上に搭載され
ている。また１５は上記ストリップ線路１ａ，１ｂと抵
抗素子１０とのコンタクト部、９はストリップ線路１
ａ，１ｂと基板６とを絶縁する絶縁膜で、これは上記キ
ャパシタ２０の誘電体膜ともなっている。
【０００５】次に動作について説明する。このような構
成のマイクロ波ＩＣの受動回路２００は、ストリップ線
路１ａの終端を高周波的に接地する機能を有しており、
つまりマイクロ波集積回路２００で使用される直流電流
はキャパシタ２０によって阻止されるが、マイクロ波並
みの高周波電流は上記キャパシタ２０を通過し、上記バ
イアホール４を介して接地される。
成のマイクロ波ＩＣの受動回路２００は、ストリップ線
路１ａの終端を高周波的に接地する機能を有しており、
つまりマイクロ波集積回路２００で使用される直流電流
はキャパシタ２０によって阻止されるが、マイクロ波並
みの高周波電流は上記キャパシタ２０を通過し、上記バ
イアホール４を介して接地される。
【０００６】
【発明が解決しようとする課題】ところで、従来のマイ
クロ波ＩＣでは、通常基板材料として、電荷移動度の高
いＧａＡｓ等を用いており、また基板は、高周波伝送線
路の誘電体としての役割を持つため、パターン幅の小さ
い配線でもって所定の線路インピーダンスが得られるよ
う裏面側をポリッシング等の加工により研磨してその厚
みを薄くしてある。このためマイクロ波ＩＣ用の半導体
基板は、その裏面側が表面側に比べて荒い状態となって
おり、回路素子はすべて半導体基板表面上に作製されて
いた。
クロ波ＩＣでは、通常基板材料として、電荷移動度の高
いＧａＡｓ等を用いており、また基板は、高周波伝送線
路の誘電体としての役割を持つため、パターン幅の小さ
い配線でもって所定の線路インピーダンスが得られるよ
う裏面側をポリッシング等の加工により研磨してその厚
みを薄くしてある。このためマイクロ波ＩＣ用の半導体
基板は、その裏面側が表面側に比べて荒い状態となって
おり、回路素子はすべて半導体基板表面上に作製されて
いた。
【０００７】ところが、回路素子のうち特にキャパシタ
（容量素子）２等は半導体基板表面上の広い面積を占有
することとなり、またキャパシタ２とストリップ線路１
とは回路の特性インピーダンスの変動を抑えるため、上
下に重ならないよう配置する必要があり、このようなこ
とからＩＣ等のチップサイズが大きくなってしまうとい
う問題点があった。
（容量素子）２等は半導体基板表面上の広い面積を占有
することとなり、またキャパシタ２とストリップ線路１
とは回路の特性インピーダンスの変動を抑えるため、上
下に重ならないよう配置する必要があり、このようなこ
とからＩＣ等のチップサイズが大きくなってしまうとい
う問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、受動回路が基板上で広い領域を
占有することによるチップサイズの増大を回避すること
ができるマイクロ波集積回路を得ることを目的とする。
ためになされたもので、受動回路が基板上で広い領域を
占有することによるチップサイズの増大を回避すること
ができるマイクロ波集積回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】そこで本件発明者は受動
素子ではファインパターンの加工が不要であり、表面が
多少荒い状態となっている基板面上にも形成可能である
ことに着目し、マイクロ波用基板の裏面側に受動素子を
搭載した構造のマイクロ波集積回路を得た。
素子ではファインパターンの加工が不要であり、表面が
多少荒い状態となっている基板面上にも形成可能である
ことに着目し、マイクロ波用基板の裏面側に受動素子を
搭載した構造のマイクロ波集積回路を得た。
【００１０】すなわち、この発明に係るマイクロ波集積
回路は、半導体基板の裏面側に形成された受動素子と、
上記半導体基板を貫通するバイアホール内に形成され、
上記基板表面側の配線と基板裏面側の受動素子とを接続
するバイアホール内配線とを備えたものである。
回路は、半導体基板の裏面側に形成された受動素子と、
上記半導体基板を貫通するバイアホール内に形成され、
上記基板表面側の配線と基板裏面側の受動素子とを接続
するバイアホール内配線とを備えたものである。
【００１１】この発明は上記マイクロ波集積回路におい
て、上記受動素子として半導体基板の裏面側に抵抗素子
及び容量素子を形成し、これらの素子を組み合わせて所
定の機能を有する受動回路を構成したものである。
て、上記受動素子として半導体基板の裏面側に抵抗素子
及び容量素子を形成し、これらの素子を組み合わせて所
定の機能を有する受動回路を構成したものである。
【００１２】この発明は上記マイクロ波集積回路におい
て、上記受動素子として半導体基板の裏面側に容量素子
を形成し、上記バイアホール内配線を誘導素子として上
記容量素子と組み合わせて所定の機能を有する受動回路
を構成したものである。
て、上記受動素子として半導体基板の裏面側に容量素子
を形成し、上記バイアホール内配線を誘導素子として上
記容量素子と組み合わせて所定の機能を有する受動回路
を構成したものである。
【００１３】
【作用】この発明においては、受動回路を構成する受動
素子を半導体基板の裏面側に形成したから、半導体基板
表面上で受動回路が占有する領域を不要とでき、この結
果基板の外形寸法を規定する基板表面領域の大きさを縮
小してチップサイズの縮小を図ることができる。
素子を半導体基板の裏面側に形成したから、半導体基板
表面上で受動回路が占有する領域を不要とでき、この結
果基板の外形寸法を規定する基板表面領域の大きさを縮
小してチップサイズの縮小を図ることができる。
【００１４】
【実施例】以下本発明の実施例を図について説明する。 実施例１．図１は本発明の第１の実施例によるマイクロ
波ＩＣを説明するための図であり、図１(a) は上記マイ
クロ波ＩＣを構成する受動回路の等価回路図、図１(b)
は上記受動回路を実現するための基板上の構造を示す断
面図、図１(c) は上記受動回路部分の基板の裏面構造を
示す裏面図である。
波ＩＣを説明するための図であり、図１(a) は上記マイ
クロ波ＩＣを構成する受動回路の等価回路図、図１(b)
は上記受動回路を実現するための基板上の構造を示す断
面図、図１(c) は上記受動回路部分の基板の裏面構造を
示す裏面図である。
【００１５】図において、１０１はストリップ線路１を
キャパシタ２を介して接地してなる、本実施例のマイク
ロ波ＩＣの受動回路で、ここではファインパターンの加
工が不要でその形成プロセスが比較的簡単なキャパシタ
２を半導体基板６の裏面側に形成しており、また基板材
料として、電荷移動度の高いＧａＡｓを用いている。ま
た、マイクロ波ＩＣに搭載した能動素子は図示していな
いが、上記ＧａＡｓ基板６上に形成されている。
キャパシタ２を介して接地してなる、本実施例のマイク
ロ波ＩＣの受動回路で、ここではファインパターンの加
工が不要でその形成プロセスが比較的簡単なキャパシタ
２を半導体基板６の裏面側に形成しており、また基板材
料として、電荷移動度の高いＧａＡｓを用いている。ま
た、マイクロ波ＩＣに搭載した能動素子は図示していな
いが、上記ＧａＡｓ基板６上に形成されている。
【００１６】また上記キャパシタ２は、半導体基板６の
裏面上にキャパシタ用上地電極７と、その下側に誘電体
膜９を介して形成されたキャパシタ用下地電極８とから
構成されており、上記上地電極７は上記基板６のバイア
ホール４内に形成されたバイアホール内配線５により基
板表面上のストリップ線路１に接続されている。
裏面上にキャパシタ用上地電極７と、その下側に誘電体
膜９を介して形成されたキャパシタ用下地電極８とから
構成されており、上記上地電極７は上記基板６のバイア
ホール４内に形成されたバイアホール内配線５により基
板表面上のストリップ線路１に接続されている。
【００１７】次に製造方法について説明する。図２は上
記マイクロ波ＩＣの製造工程の概略を説明するための断
面図であり、まず図２(a) に示すように、ポリッシング
等により裏面側が研磨加工されたＧａＡｓ基板６の表面
側の所定領域上にストリップ線路１を形成するととも
に、これに近接してバイアホール４を形成し、さらに該
バイアホール４の内面上に基板裏面側に達するようバイ
アホール内配線５を形成する。ここで上記バイアホール
４の深さはバイアホール内配線５が半導体基板６の裏面
に達するよう、該半導体基板６の基板厚に相当する深さ
としている。
記マイクロ波ＩＣの製造工程の概略を説明するための断
面図であり、まず図２(a) に示すように、ポリッシング
等により裏面側が研磨加工されたＧａＡｓ基板６の表面
側の所定領域上にストリップ線路１を形成するととも
に、これに近接してバイアホール４を形成し、さらに該
バイアホール４の内面上に基板裏面側に達するようバイ
アホール内配線５を形成する。ここで上記バイアホール
４の深さはバイアホール内配線５が半導体基板６の裏面
に達するよう、該半導体基板６の基板厚に相当する深さ
としている。
【００１８】次に、半導体基板６の裏面上にキャパシタ
用上地電極７を、これが上記バイアホール内配線５の底
面露出部分と接触するように形成し（図２(b) ）、続い
て裏面全面に誘電体膜９を堆積する（図２(c) ）。
用上地電極７を、これが上記バイアホール内配線５の底
面露出部分と接触するように形成し（図２(b) ）、続い
て裏面全面に誘電体膜９を堆積する（図２(c) ）。
【００１９】その後、上記誘電体膜９の下側にキャパシ
タ用下地電極８を、上記キャパシタ用上地電極７と対向
するよう形成する（図２(d) ）。ここでキャパシタの形
成には、蒸着，ＣＶＤ等の成膜方法を用いる。
タ用下地電極８を、上記キャパシタ用上地電極７と対向
するよう形成する（図２(d) ）。ここでキャパシタの形
成には、蒸着，ＣＶＤ等の成膜方法を用いる。
【００２０】このように本実施例では、基板上で比較的
大きな面積を占めるキャパシタ２を半導体基板６の裏面
に形成しているため、キャパシタが占める基板表面上の
領域が不要となる。この結果基板の外形寸法を規定して
いる、基板の表面領域の大きさを縮小してチップの小型
化を図ることができる。また従来はストリップ線路１
は、その回路の特性変動が生ずるのを回避するため、キ
ャパシタ２と重ならないようにこれとは別の領域に配置
する必要があったが、本実施例では、キャパシタ２を基
板裏面側に形成したことにより、ストリップ線路はキャ
パシタの位置とは無関係にその配設領域を設定できる。
大きな面積を占めるキャパシタ２を半導体基板６の裏面
に形成しているため、キャパシタが占める基板表面上の
領域が不要となる。この結果基板の外形寸法を規定して
いる、基板の表面領域の大きさを縮小してチップの小型
化を図ることができる。また従来はストリップ線路１
は、その回路の特性変動が生ずるのを回避するため、キ
ャパシタ２と重ならないようにこれとは別の領域に配置
する必要があったが、本実施例では、キャパシタ２を基
板裏面側に形成したことにより、ストリップ線路はキャ
パシタの位置とは無関係にその配設領域を設定できる。
【００２１】実施例２．図３は本発明の第２の実施例に
よるマイクロ波ＩＣを説明するための図であり、図３
(a) は上記マイクロ波ＩＣを構成する受動回路の等価回
路図、図３(b) は上記受動回路を実現するための基板上
の構造を示す断面図である。
よるマイクロ波ＩＣを説明するための図であり、図３
(a) は上記マイクロ波ＩＣを構成する受動回路の等価回
路図、図３(b) は上記受動回路を実現するための基板上
の構造を示す断面図である。
【００２２】図において、１０２は本実施例のマイクロ
波ＩＣの受動回路で、ここでは該受動回路１０２はマイ
クロ波ＩＣでの不要な周波数帯域の発振を防止する、つ
まり上記マイクロ波ＩＣの内部回路により信号処理され
た不要な周波数帯域の信号を接地側にアースする回路構
成となっている。
波ＩＣの受動回路で、ここでは該受動回路１０２はマイ
クロ波ＩＣでの不要な周波数帯域の発振を防止する、つ
まり上記マイクロ波ＩＣの内部回路により信号処理され
た不要な周波数帯域の信号を接地側にアースする回路構
成となっている。
【００２３】すなわち、上記受動回路１０２は、ストリ
ップ線路１と、その一端と接地との間に挿入された第１
のキャパシタ２ａと、該第１のキャパシタ２ａと並列に
接続された、ストリップ線路１側の抵抗素子１０及び接
地側の第２のキャパシタ２ｂからなる直列接続体とから
構成されている。
ップ線路１と、その一端と接地との間に挿入された第１
のキャパシタ２ａと、該第１のキャパシタ２ａと並列に
接続された、ストリップ線路１側の抵抗素子１０及び接
地側の第２のキャパシタ２ｂからなる直列接続体とから
構成されている。
【００２４】ここで、上記抵抗素子１０は半導体基板６
の裏面へのイオン注入等により、半導体基板６のバイア
ホール４の近傍部分に形成された拡散層から構成されて
いる。また上記第１のキャパシタ２ａは、半導体基板６
の裏面上にその一端がバイアホール内配線５に、他端が
上記抵抗素子１０の拡散層に接するよう形成された上地
電極７ａと、該上地電極７ａの下側に誘電体層９を介し
て形成された下地電極８ａとから構成されており、また
第２のキャパシタ２ｂは、上記半導体基板６の裏面上
に、一部が上記拡散層１０の他端と接するよう形成され
た上地電極７ｂと、その下側に誘電体層９を介して形成
された下地電極８ｂとから構成されている。上記抵抗素
子１０は等価回路より明らかなようにグランド３に対し
て直流的に浮いたフローティング状態になっており、該
抵抗素子１０によりキャパシタ用上地電極７ａ，７ｂ間
が接続されている。
の裏面へのイオン注入等により、半導体基板６のバイア
ホール４の近傍部分に形成された拡散層から構成されて
いる。また上記第１のキャパシタ２ａは、半導体基板６
の裏面上にその一端がバイアホール内配線５に、他端が
上記抵抗素子１０の拡散層に接するよう形成された上地
電極７ａと、該上地電極７ａの下側に誘電体層９を介し
て形成された下地電極８ａとから構成されており、また
第２のキャパシタ２ｂは、上記半導体基板６の裏面上
に、一部が上記拡散層１０の他端と接するよう形成され
た上地電極７ｂと、その下側に誘電体層９を介して形成
された下地電極８ｂとから構成されている。上記抵抗素
子１０は等価回路より明らかなようにグランド３に対し
て直流的に浮いたフローティング状態になっており、該
抵抗素子１０によりキャパシタ用上地電極７ａ，７ｂ間
が接続されている。
【００２５】またこの受動回路１０２の形成は、図２
(a) に示すように半導体基板６内にバイアホール４及び
バイアホール内配線５を形成した後、半導体基板６のバ
イアホール近傍部分に抵抗素子１０としての拡散層を形
成し、その後は図２(b) 〜図４(d) に示すようにして第
１及び第２のキャパシタ２ａ，２ｂを半導体基板６の裏
面側に形成することにより行う。
(a) に示すように半導体基板６内にバイアホール４及び
バイアホール内配線５を形成した後、半導体基板６のバ
イアホール近傍部分に抵抗素子１０としての拡散層を形
成し、その後は図２(b) 〜図４(d) に示すようにして第
１及び第２のキャパシタ２ａ，２ｂを半導体基板６の裏
面側に形成することにより行う。
【００２６】また図３(c) はこのように構成された本実
施例のマイクロ波ＩＣチップをパッケージ１２に実装し
た状態を示しており、上記マイクロ波ＩＣチップは、導
電性ペースト１１によりパッケージ１２のチップ載置面
上に固着されている。この実装状態では、キャパシタ用
下地電極８ａ，８ｂは導電性ペースト１１を介して、グ
ランド３を兼ねる導電性パッケージ１２へ接地されるこ
ととなる。なお、マイクロ波ＩＣチップのこのようなパ
ッケージ１２への実装には、導電性ペースト１１を用い
ることにより、上記基板６の裏面側に形成された誘電体
膜９の損傷を防ぐことができる。
施例のマイクロ波ＩＣチップをパッケージ１２に実装し
た状態を示しており、上記マイクロ波ＩＣチップは、導
電性ペースト１１によりパッケージ１２のチップ載置面
上に固着されている。この実装状態では、キャパシタ用
下地電極８ａ，８ｂは導電性ペースト１１を介して、グ
ランド３を兼ねる導電性パッケージ１２へ接地されるこ
ととなる。なお、マイクロ波ＩＣチップのこのようなパ
ッケージ１２への実装には、導電性ペースト１１を用い
ることにより、上記基板６の裏面側に形成された誘電体
膜９の損傷を防ぐことができる。
【００２７】このように本実施例では、半導体基板６の
裏面側に、受動回路１０２を構成する抵抗素子１０及び
キャパシタ２ａ，２ｂを形成したので、上記実施例と同
様、抵抗素子及びキャパシタが占める基板表面上の領域
が不要となり、この結果基板の外形寸法を規定している
基板表面領域を縮小してチップの小型化を図ることがで
きる。
裏面側に、受動回路１０２を構成する抵抗素子１０及び
キャパシタ２ａ，２ｂを形成したので、上記実施例と同
様、抵抗素子及びキャパシタが占める基板表面上の領域
が不要となり、この結果基板の外形寸法を規定している
基板表面領域を縮小してチップの小型化を図ることがで
きる。
【００２８】実施例３．図４は本発明の第３の実施例に
よるマイクロ波ＩＣを説明するための図であり、図４
(a) は上記マイクロ波ＩＣを構成する受動回路の等価回
路図、図４(b) は上記受動回路を実現するための基板上
の構造を示す断面図である。図において、１０３は本実
施例のマイクロ波ＩＣの受動回路で、ここでは該受動回
路１０３は典型的なローパスフィルタの回路構成となっ
ている。
よるマイクロ波ＩＣを説明するための図であり、図４
(a) は上記マイクロ波ＩＣを構成する受動回路の等価回
路図、図４(b) は上記受動回路を実現するための基板上
の構造を示す断面図である。図において、１０３は本実
施例のマイクロ波ＩＣの受動回路で、ここでは該受動回
路１０３は典型的なローパスフィルタの回路構成となっ
ている。
【００２９】すなわち、上記受動回路１０３は、第１及
び第２のインダクタ１３ａ，１３ｂと、該各インダクタ
の一端と接地３との間に接続されたキャパシタ２とから
構成されている。
び第２のインダクタ１３ａ，１３ｂと、該各インダクタ
の一端と接地３との間に接続されたキャパシタ２とから
構成されている。
【００３０】ここでは、ＧａＡｓ基板６の所定部分に近
接して第１，第２のバイアホール４ａ，４ｂを形成し、
各バイアホール内に形成したバイアホール内配線５ａ，
５ｂをそれぞれ上記第１及び第２のインダクタ１３ａ，
１３ｂとして用い、さらに上記基板６の裏面側に上記隣
接するバイアホール内配線５ａ，５ｂの裏面露出面と接
するようキャパシタ用上地電極７を形成し、該電極７上
に誘電体膜９を介してキャパシタ用下地電極８を形成し
ている。
接して第１，第２のバイアホール４ａ，４ｂを形成し、
各バイアホール内に形成したバイアホール内配線５ａ，
５ｂをそれぞれ上記第１及び第２のインダクタ１３ａ，
１３ｂとして用い、さらに上記基板６の裏面側に上記隣
接するバイアホール内配線５ａ，５ｂの裏面露出面と接
するようキャパシタ用上地電極７を形成し、該電極７上
に誘電体膜９を介してキャパシタ用下地電極８を形成し
ている。
【００３１】この実施例では、バイアホール内配線５
ａ，５ｂをインダクタとして用い、上記バイアホール内
配線を、基板裏面側に形成したキャパシタ２の上地電極
７により接続して、フィルタ回路を構成したので、上記
キャパシタが占める基板表面領域が不要となり、この結
果基板の外形寸法を縮小してチップの小型化を図ること
ができる。
ａ，５ｂをインダクタとして用い、上記バイアホール内
配線を、基板裏面側に形成したキャパシタ２の上地電極
７により接続して、フィルタ回路を構成したので、上記
キャパシタが占める基板表面領域が不要となり、この結
果基板の外形寸法を縮小してチップの小型化を図ること
ができる。
【００３２】
【発明の効果】以上のように本発明に係るマイクロ波集
積回路によれば、受動回路を構成する受動素子を半導体
基板の裏面側に形成したので、半導体基板表面上で受動
回路が占有する領域を不要とでき、この結果基板の外形
寸法を規定する基板表面領域の大きさを縮小してチップ
サイズの縮小を図ることができる効果がある。
積回路によれば、受動回路を構成する受動素子を半導体
基板の裏面側に形成したので、半導体基板表面上で受動
回路が占有する領域を不要とでき、この結果基板の外形
寸法を規定する基板表面領域の大きさを縮小してチップ
サイズの縮小を図ることができる効果がある。
【図１】本発明の第１の実施例によるマイクロ波集積回
路を説明するための図であり、図１(a) はマイクロ波集
積回路を構成する受動回路の等価回路図、図１(b) は上
記マイクロ波ＩＣの半導体基板における受動回路部分の
断面構造図、図１(c) は上記半導体基板の受動回路部分
の裏面構造を示す裏面図である。
路を説明するための図であり、図１(a) はマイクロ波集
積回路を構成する受動回路の等価回路図、図１(b) は上
記マイクロ波ＩＣの半導体基板における受動回路部分の
断面構造図、図１(c) は上記半導体基板の受動回路部分
の裏面構造を示す裏面図である。
【図２】上記マイクロ波集積回路の受動回路を形成する
工程を示す断面図である。
工程を示す断面図である。
【図３】本発明の第２の実施例によるマイクロ波集積回
路を説明するための図であり、図３(a) はマイクロ波集
積回路を構成する受動回路の等価回路図、図３(b) は上
記第２実施例のマイクロ波ＩＣの半導体基板における受
動回路部分の断面構造図、図３(c) は上記第２実施例の
マイクロ波ＩＣをパッケージに実装した状態を示す図で
ある。
路を説明するための図であり、図３(a) はマイクロ波集
積回路を構成する受動回路の等価回路図、図３(b) は上
記第２実施例のマイクロ波ＩＣの半導体基板における受
動回路部分の断面構造図、図３(c) は上記第２実施例の
マイクロ波ＩＣをパッケージに実装した状態を示す図で
ある。
【図４】本発明の第３の実施例によるマイクロ波集積回
路を説明するための図であり、図４(a) はマイクロ波集
積回路を構成する受動回路の等価回路図、図４(b) は上
記第３実施例のマイクロ波ＩＣの半導体基板における受
動回路部分の断面構造図である。
路を説明するための図であり、図４(a) はマイクロ波集
積回路を構成する受動回路の等価回路図、図４(b) は上
記第３実施例のマイクロ波ＩＣの半導体基板における受
動回路部分の断面構造図である。
【図５】従来のマイクロ波集積回路を説明するための図
であり、図５(a) は該マイクロ波集積回路の受動回路部
分の概略構成を模式的に示す斜視図、図５(b) は図５
(a) のＶｂ−Ｖｂ線断面の構造を示す図である。
であり、図５(a) は該マイクロ波集積回路の受動回路部
分の概略構成を模式的に示す斜視図、図５(b) は図５
(a) のＶｂ−Ｖｂ線断面の構造を示す図である。
１ ストリップ線路 ２，２ａ，２ｂ キャパシタ ３ グランド ４，４ａ，４ｂ バイアホール ５，５ａ，５ｂ バイアホール内配線 ６ 半導体基板 ７，７ａ，７ｂ キャパシタ用上地電極 ８，８ａ，８ｂ キャパシタ用下地電極 ９ 誘電体膜 １０ 抵抗素子 １１ 導電性ペースト １２ パッケージ １３，１３ａ，１３ｂ インダクタ １４ エアーブリッジ配線 １５ コンタクト部 １６ グランド用導電体 １０１，１０２，１０３ マイクロ波ＩＣの受動回路部
分
分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｐ 1/00 Ｚ 3/08
Claims (3)
- 【請求項１】 半導体基板上に回路素子を構成し、該回
路素子に配線を施してなるマイクロ波集積回路におい
て、 上記半導体基板の裏面側に形成された受動素子と、 上記半導体基板を貫通するバイアホール内に形成され、
上記基板表面側の配線と基板裏面側の受動素子とを接続
するバイアホール内配線とを備えたことを特徴とするマ
イクロ波集積回路。 - 【請求項２】 請求項１記載のマイクロ波集積回路にお
いて、 上記受動素子として半導体基板の裏面側に抵抗素子及び
容量素子を形成し、 これらの素子を組み合わせて所定の機能を有する受動回
路を構成したことを特徴とするマイクロ波集積回路。 - 【請求項３】 請求項１記載のマイクロ波集積回路にお
いて、 上記受動素子として半導体基板の裏面側に容量素子を形
成し、 上記バイアホール内配線を誘導素子として容量素子と組
み合わせて所定の機能を有する受動回路を構成したこと
を特徴とするマイクロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225102A JPH0653414A (ja) | 1992-07-31 | 1992-07-31 | マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225102A JPH0653414A (ja) | 1992-07-31 | 1992-07-31 | マイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653414A true JPH0653414A (ja) | 1994-02-25 |
Family
ID=16824018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225102A Pending JPH0653414A (ja) | 1992-07-31 | 1992-07-31 | マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653414A (ja) |
Cited By (5)
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|---|---|---|---|---|
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| US6830970B2 (en) | 2001-10-10 | 2004-12-14 | Stmicroelectronics, S.A. | Inductance and via forming in a monolithic circuit |
| US7139176B2 (en) | 2001-12-26 | 2006-11-21 | Fujitsu Limited | Circuit substrate and method for fabricating the same |
| JP2007019149A (ja) * | 2005-07-06 | 2007-01-25 | Seiko Epson Corp | 電子基板とその製造方法及び電子機器 |
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Citations (6)
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-
1992
- 1992-07-31 JP JP4225102A patent/JPH0653414A/ja active Pending
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