JPH05206365A - 半導体装置およびその組立用リードフレーム - Google Patents

半導体装置およびその組立用リードフレーム

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JPH05206365A
JPH05206365A JP4014382A JP1438292A JPH05206365A JP H05206365 A JPH05206365 A JP H05206365A JP 4014382 A JP4014382 A JP 4014382A JP 1438292 A JP1438292 A JP 1438292A JP H05206365 A JPH05206365 A JP H05206365A
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篤 丸山
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Abstract

(57)【要約】 【目的】同一パッケージ内に複数個のICチップを組み
込んだ樹脂封止形の半導体装置を対象に、多種多様な用
途の半導体装置にも対応可能な汎用性の高い組立用リー
ドフレームを提供する。 【構成】基本パターンの外周域に沿って一列に並ぶ複数
のチップマウント部1と、チップマウント部の配列に沿
ってその内側に平行に並ぶ複数条のコモンリード2と、
前記の各チップマウント部,およびコモンリードに連ね
てチップマウント部と反対側のパターン外周域に集中配
列した外部リード3と、前記パターンの外周を取り囲む
連結条帯4と、連結条帯と各チップマウント部,および
外部リードとの間を連結するタイバー5を基本パターン
としてリードフレーム6を構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、同一パッケージ内に複
数のパワーICなどの半導体チップを組み込んで構成し
た樹脂封止形の半導体装置、およびその組立用リードフ
レームに関する。
【0002】
【従来の技術】頭記の半導体装置として、製品の量産
性,組立性などの面からリードフレーム上にICチップ
などの半導体チップを組立てた上で、トランスファモー
ルド法などにより樹脂封止して製造した樹脂封止形半導
体装置が広く採用されている。また、最近ではパワーエ
レクトロニクス分野での電源回路,制御回路用として、
例えばパワートランジスタとその制御,保護回路を1チ
ップ化したパワーICの製品も開発されて市場に広く展
開している。
【0003】
【発明が解決しようとする課題】このような状況の中
で、半導体装置の小形,軽量化を進めることを狙いに複
数個のパワーICを単一のリードフレーム上に組立てて
樹脂パッケージ内に組み込んだ製品の出現が要望されて
いる。ところで、従来におけるリードフレームの基本パ
ターンは、1個の半導体チップに対応してチップマウン
ト部,およびリード部が形成されている。このために、
仮に前記の基本パターンを並べてパターン形成したリー
ドフレームに複数個の半導体チップを組立てて同一パッ
ケージに収容したとすると、パッケージから引出した外
部リードの数が単純に半導体チップの搭載数の整数倍に
なってしまい、製品の小形化にも限界があるほか、チッ
プマウント部をリードフレームの中央域に形成してここ
にパワーICなどの半導体チップをマウントした構成で
は、半導体チップの発生熱に対する放熱性にも問題が生
じる。
【0004】本発明は上記の点にかんがみなされたもの
であり、その目的は、同一パッケージ内に複数個のIC
チップを組み込んだ樹脂封止形の半導体装置を対象に、
多種多様な用途の半導体装置にも対応可能な汎用性の高
い組立用リードフレーム、およびそのリードフレーム上
に組立てて製品の小形,軽量化を図った半導体装置を提
供することにある。
【0005】
【課題を解決するための手段】上記目的を達成するため
に、本発明のリードフレームにおいては、パターン外周
域に沿って一列に並ぶ複数のチップマウント部と、チッ
プマウント部の配列に沿ってその内側に平行に並ぶ複数
条のコモンリードと、前記の各チップマウント部,およ
びコモンリードに連ねてチップマウント部と反対側のパ
ターン外周域に集中配列した外部リードと、前記パター
ンの外周を取り囲む連結条帯と、連結条帯と各チップマ
ウント部,および外部リードとの間を連結するタイバー
とを基本パターンとして形成するものとする。
【0006】また、前記のリードフレームにおいては、
チップマウント部から引出した外部リードをリード列の
両端側に、コモンリードから引出した外部リードをリー
ド列の内側に配列して構成するのがよい。一方、本発明
の半導体装置は、前記構成のリードフレームに対し、コ
モンリードと外部リードとの間の不要箇所をカットし、
さらに各チップマウント部ごとに半導体チップをマウン
トし、かつ各半導体チップとコモンリードとの間をワイ
ヤボンディングした上で、樹脂モールド加工,リード加
工を施して組立て構成するものとする。
【0007】また、前記構成の半導体装置の実施態様と
して、外部リード列の両端側に並ぶ外部リードを主端子
用,内側に並ぶ外部リードを制御端子用とした構成、さ
らに樹脂パッケージの底面側にリードフレームの裏面に
近接して放熱用金属板を一体モールドした構成などがあ
る。
【0008】
【作用】先記のように、単一のリードフレーム上に数個
の半導体チップを組立た半導体装置では、各半導体チッ
プごとに回路上で共通電位となる電極が存在する。そこ
で、これら共通電位の電極同士をグループ分けしてリー
ドフレームのコモンリードにワイヤボンディングして接
続することにより、内部配線が簡略化されるほか、外部
リードの本数も少なくて済み、半導体装置の小形,軽量
化が達成できる。また、この場合にコモンリードを回路
構成に合わせて不要箇所を適宜にカットすることで、外
部リードを単極リードあるいはコモンリードに連なるリ
ードとして使用することができ、これにより同じ基本パ
ターンのリードフレームを多種多様な用途の半導体装置
への適用が可能となる。
【0009】また、チップマウント部をリード引出し側
と反対側に並べてパターンの外周域に形成したことによ
り、ここにマウントした半導体チップの発熱が外部に熱
放散し易くなる。さらに、リードフレーム上に形成した
外部リード列のうち、両端側に並ぶ外部リードを主電流
の流れる主端子用,内側に並ぶ外部リードを制御端子用
として使用することで、主電流の通電に伴う外部リード
の温度上昇を、例えば前記の外部リードと接続し合う相
手側のプリント配線板側に形成した導体パターンの幅を
広くする(プリント配線板側の導体パターンの幅は、こ
こに実装する半導体装置の外部リードの配列ピッチに合
わせる必要があるが、両端に並ぶ導体パターンは外部リ
ードの配列に制約されることなく幅を広く形成できる)
などして高い熱放散性を確保することが可能である。加
えて、リードフレームの裏面と向かい合わせに近接して
樹脂パッケージの底面側に放熱用金属板を一体モールド
した構成では、放熱用金属板がヒートシンクとして半導
体チップの通電に伴う発生熱を良好に熱放散させるよう
に働くので放熱性がより一層向上する。
【0010】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。図1は本発明によるリードフレームの基本パターン
を示すものであり、図において、1はパターンの外周域
に扇形状に配列して形成した複数のチップマウント部、
2はチップマウント部1の配列に沿ってその内側に平行
に並ぶようループ状に形成した複数条のコモンリード、
3は前記の各マウントチップ部1,およびコモンリード
2に連ねてチップマウント部1と反対側のパターン外周
域に集中して並ぶよう配列した外部リード、4は前記パ
ターンの外周を取り囲むサイドレール兼用の連結条帯、
5は連結条帯4と各チップマウント部1,および外部リ
ード3との間を連結するタイバーであり、これらを基本
パターンとしてリードフレーム6が構成されている。
【0011】次に、前記構成のリードフレーム6を用い
て組立てた半導体装置の実施例を図2,図3に示す。な
お、図示は連結条帯,タイバーのカットを行う以前の組
立状態を表しており、図中の7はリードフレーム6に形
成したチップマウント部1にマウントしたパワーICな
どの半導体チップ、8は半導体チップ7とリードフレー
ム6のコモンリード2との間を接続したボンディングワ
イヤ、9は樹脂パッケージ、9aは樹脂パッケージ9の
取付け用ねじ穴である。
【0012】ここで、半導体装置の組立手順を説明する
と、まず図1に示したリードフレーム6の基本パターン
に対し、図2あるいは図3に示すようにコモンリード2
と外部リード3とを繋ぐ部分で不要箇所をカットし、単
極リードあるいはコモンリードとして使用する。このコ
モンリード2のカット箇所は半導体装置の内部配線に合
わせて決め、そのリードカットをリード加工機などで行
う。その後、各チップマウント部1に半導体チップ7を
マウントし、さらに各半導体チップ7の共通電位電極同
士をグループとして各コモンリード2との間に図2ある
いは図3の実施例のようにワイヤボンディングを施す。
なお、この場合に左右に配列した外部リード3につい
て、通電に伴う発生熱の熱放散性を配慮してリード列の
両端側に並ぶ外部リードを主電流の流れる主端子用と
し、その内側に並ぶ外部リードを制御端子用として用い
るのがよい。
【0013】次に、半導体チップ7を組立てたリードフ
レーム6,および後記する放熱用金属板をトランスファ
モールド金型にインサートして金型で保持し、この状態
で金型に成形樹脂を充填して樹脂パッケージ9を形成す
る。なお、この樹脂モールド工程では、成形樹脂をチッ
プマウント部側から金型に注入するのがよく、これによ
り細条のコモンリード2,外部リード3などが樹脂注入
の際に樹脂の注入圧で不当に変形するのが防げる。そし
て、モールド加工が済んだ後にリードフレームをモール
ド金型より取出し、リード加工機により樹脂パッケージ
9の外側に残った連結条帯4,およびタイバー5をカッ
トし、さらに外部リード3について所定のリード曲げ加
工を行って製品が完成する。
【0014】図4は前記のようにして組立てられた製品
の完成図であり、樹脂パッケージ9の裏面側にはパッケ
ージ内に封止されているリードフレーム6の裏面と向か
い合わせに並べて先記した肉厚の厚い放熱用金属板10
が片側面を露呈して一体にモールドされている。
【0015】
【発明の効果】本発明の半導体装置,およびリードフレ
ームは以上述べたように構成されているので、次記の効
果を奏する。すなわち、複数個の半導体チップを同一パ
ッケージ内に装備した半導体装置に対して、半導体チッ
プと外部リードとの間の内部配線構造を簡略化できるほ
か、パッケージから引き出す外部リードの本数も少なく
て済み、これにより半導体装置の小形,軽量化が達成で
きる。
【0016】また、半導体装置の回路構成に合わせてコ
モンリードの不要箇所を適宜にカットすることで、外部
リードを必要に応じて単極リードあるいはコモンリード
に連なるリードとして使用することができ、これにより
同じ基本パターンのリードフレームを多種多様な用途の
半導体装置にも適用できる。さらに、チップマウント部
をリード引出し側と反対側に並べてパターンの外周域に
形成したことにより、ここにマウントした半導体チップ
に対する熱放散が向上する。
【図面の簡単な説明】
【図1】本発明の実施例によるリードフレームの基本パ
ターン図
【図2】図1のリードフレームを用いて組立構成した半
導体装置の構成図
【図3】図2と異なる実施例の半導体装置の構成図
【図4】図2,図3による半導体装置の完成製品を表す
構成図であり、(a)は製品の底面図、(b)は(a)
図の一部断面側視図
【符号の説明】
1 チップマウント部 2 コモンリード 3 外部リード 4 連結条帯 5 タイバー 6 リードフレーム 7 半導体チップ 8 ボンディングワイヤ 9 樹脂パッケージ 10 放熱用金属板

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】複数のチップマウント部とこれに対応する
    リード部との組合わせを基本パターンとして形成した半
    導体装置の組立用リードフレームであって、パターン外
    周域に沿って一列に並ぶ複数のチップマウント部と、チ
    ップマウント部の配列に沿ってその内側に平行に並ぶ複
    数条のコモンリードと、前記の各チップマウント部,お
    よびコモンリードに連ねてチップマウント部と反対側の
    パターン外周域に集中配列した外部リードと、前記パタ
    ーンの外周を取り囲む連結条帯と、連結条帯と各チップ
    マウント部,および外部リードとの間を連結するタイバ
    ーを基本パターンとして形成したことを特徴とする半導
    体装置の組立用リードフレーム。
  2. 【請求項2】請求項1記載のリードフレームにおいて、
    チップマウント部から引出した外部リードをリード列の
    両端側に、コモンリードから引出した外部リードをリー
    ド列の内側に配列したことを特徴とする半導体装置の組
    立用リードフレーム。
  3. 【請求項3】請求項1記載のリードフレームに対し、コ
    モンリードと外部リードとの間の不要箇所をカットし、
    さらに各チップマウント部ごとに半導体チップをマウン
    トし、かつ各半導体チップとコモンリードとの間をワイ
    ヤボンディングした上で、樹脂モールド加工,リード加
    工を施して組立て構成したことを特徴とする半導体装
    置。
  4. 【請求項4】請求項3記載の半導体装置において、外部
    リード列の両端側に並ぶ外部リードを主端子用,内側に
    並ぶ外部リードを制御端子用としたことを特徴とする半
    導体装置。
  5. 【請求項5】請求項3記載の半導体装置において、樹脂
    パッケージの底面側にリードフレームの裏面に近接して
    放熱用金属板を一体にモールドしたことを特徴とする半
    導体装置。
JP4014382A 1992-01-30 1992-01-30 半導体装置およびその組立用リードフレーム Pending JPH05206365A (ja)

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