JPS59175145A - リ−ドフレ−ム - Google Patents

リ−ドフレ−ム

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Publication number
JPS59175145A
JPS59175145A JP58049167A JP4916783A JPS59175145A JP S59175145 A JPS59175145 A JP S59175145A JP 58049167 A JP58049167 A JP 58049167A JP 4916783 A JP4916783 A JP 4916783A JP S59175145 A JPS59175145 A JP S59175145A
Authority
JP
Japan
Prior art keywords
lead
parts
island
guide frames
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58049167A
Other languages
English (en)
Inventor
Osamu Hirohashi
広橋　修
Kimio Yoshioka
吉岡　公男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Fuji Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd, Fuji Electric Manufacturing Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP58049167A priority Critical patent/JPS59175145A/ja
Publication of JPS59175145A publication Critical patent/JPS59175145A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H—ELECTRICITY
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はＤＩＬあるいはＳＩＬのパッケージにおいて複
数個の半導体チップを互に絶縁した基板に装着するとき
に用いるリードフレームに関する。
〔従来技術とその問題点〕
従来のＩＣ用リードフレームは第１図に示すように送り
用の孔２を有する二つのガイド枠１の間に一つのアイラ
ンド部３が連結体４を介して支持され、複数のリード部
５が連結体６を介して支持されている。リード部５の一
端は端子部７を形成し、方向を変えて延びた他端はアイ
ランド部３に装着される半導体チップの電極と接続され
るワイヤボンディング部８となっている。このリードフ
レームは半導体チップを装着後破線９で示す部分を封止
し、隣接リードフレームとの間および連結体４．６の各
部はそれぞれ切離される。その結果内部接続を除いて考
えればアイランド部３およびワイヤボンディング部８は
相互に絶縁されている。
このリードフレームのアイランド部３に複数のチップを
装着したときには、チップ相互間は絶縁されない。従っ
て複数のチップを互に絶縁された基板に装着するために
はチップをワイヤボンディング部８にてチップを装着し
なければならぬが、ワイヤボンディング部８はチップの
装着に対しては面積が小さく、組立て作業に困難が伴な
う。
〔発明の目的〕
本発明は、上述の欠点を除去してより容易に複数の半導
体チップを相互に絶縁した基板に装着できるリードフレ
ームを提供することを目的とする。
〔発明の要点〕
本発明はリードフレームの二つの平行なガイド枠の間に
それに直角方向に一列に複数のアイランド部が配置され
、各アイランド部はガイド枠に平行に延びアイランド部
より幅の狭いリード部を有し、その部分においてガイド
枠に直角方向に延びる連結体によって相互間およびガイ
ド枠との間が連結されていることによって上記の目的を
達成するものである。
〔発明の実施例〕
第２図はトランジスタプレイ用の本発明の実施例を示す
もので、複数のアイランド部３１きリード部５が一体と
なっている。二列に並んだリード部５は両ガイド枠１に
平行で、ガイド枠１に垂直な連結体６によって相互間お
よびガイド枠との間が連結されているー、さらに両ガイ
ド枠１に垂直な共通リード部１０を形成され、連結体１
１により両ガイド枠１に支持され、また一方の連結体６
にも連結されている。アイランド部３のうちのいくつか
に装着されたトランジスタチップ１２の上面の電極はワ
イヤ１３によりチップの装着されていないアイランド部
３１もしくは共通リード部１０と接続されている。この
ちとこのリードフレームは破線９の範囲が封止され、隣
接リードフレームとの間および連結体６．１１の各部が
切離され、リード部の端は外部端子部７として利用され
る。
第３図はＳＩＬパッケージに用いられるリードフレーム
における実施例で、第２図と共通の部分には同一の符号
が付されているがアイランド部３１およびリード部５は
一列配置されているだけである。この場合はダイオード
チップ１４が各アイランド部３１に装着され、チップ１
４の上面電極はワイヤ１３により共通リード部１０と接
続されてダイオードアレイを構成する。
第４図、第５図においても上述の図と共通の部分には同
一の符号が付され、第４図においては第１図におけると
同様にＩＣチップ１５が装着されたアイランド部３と複
数のリード部５と一体となるアイランド部３２とを有す
る。また第５図においては右半分は第１図と同様なアイ
ランド部３およびワイヤボンディング部８を有し、左半
分は第２図と同様でリード部５と一体のアイランド部３
１を有している。
〔発明の効果〕
本発明によるリードフレームはアイランド部とリード部
を一体として両ガイド粋に平行に複数個設けることによ
り複数の半導体チップを相互に絶５　　　縁された基板
に装着することが容易で組立も容易になる効果が得られ
、各種半導体装置のノ（ツケージに有効に適用できる。
【図面の簡単な説明】
第１図は従来のＩＣ用リードフレームの一例の平面図、
第２図は本発明の一実施例のリードフレームのチップ装
着時における平面図、第３図、第４図はそれぞれ別の実
施例のリードフレームのチップ装着時における平面図、
第５図はさらに別の実施例のリードフレームの平面図で
ある。 １・・ガイド枠、３１．３２・・アイランド部、５′７
″　３　記 −３２ ７５口 ４Ｕ

Claims (1)

    【特許請求の範囲】
  1. １）二つの平行なガイド枠の間に該ガイド枠に直角方向
    に一列に複数のアイランド部が配置され、各アイランド
    部はガイド枠に平行に延びアイランド部より幅の狭いリ
    ード部を有し、該リード部において前記ガイド枠に直角
    方向に延びる連結体によって相互間およびガイド枠との
    間が連結されたことを特徴とするリードフレーム。
JP58049167A 1983-03-24 1983-03-24 リ−ドフレ−ム Pending JPS59175145A (ja)

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JP58049167A JPS59175145A (ja) 1983-03-24 1983-03-24 リ−ドフレ−ム

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JP58049167A JPS59175145A (ja) 1983-03-24 1983-03-24 リ−ドフレ−ム

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JPS59175145A true JPS59175145A (ja) 1984-10-03

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ID=12823515

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JP58049167A Pending JPS59175145A (ja) 1983-03-24 1983-03-24 リ−ドフレ−ム

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62115854A (ja) * 1985-11-15 1987-05-27 Sharp Corp マルチチツプデバイス
JPS63311748A (ja) * 1987-06-12 1988-12-20 Matsushita Electronics Corp 樹脂封止型マルチチップパッケ−ジ
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
US5309017A (en) * 1992-01-30 1994-05-03 Fuji Electric Co., Ltd. Assembly lead frame with common lead arrangement for semiconductor devices
US5840599A (en) * 1989-06-30 1998-11-24 Texas Instruments Incorporated Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit
CN108257936A (zh) * 2018-01-03 2018-07-06 四川明泰电子科技有限公司 一种dip16多芯片封装异形引线框架及其封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51120671A (en) * 1975-04-16 1976-10-22 Fujitsu Ltd Photomask fault processing method
JPS5515321U (ja) * 1978-07-17 1980-01-31

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