JPH05206380A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH05206380A JPH05206380A JP30745491A JP30745491A JPH05206380A JP H05206380 A JPH05206380 A JP H05206380A JP 30745491 A JP30745491 A JP 30745491A JP 30745491 A JP30745491 A JP 30745491A JP H05206380 A JPH05206380 A JP H05206380A
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- mosfet
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- gate electrode
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Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴの駆動回路を保護する手段に特
徴を有するＭＯＳ型半導体装置に関し、忠実な波形の増
幅、あるいは、正確なスイッチング動作を維持したまま
でゲートからの放電電流が駆動回路に流入するのを低減
する。 【構成】 第１のＭＯＳＦＥＴ３４のゲート電極１８と
この第１のＭＯＳＦＥＴ３４を駆動する駆動回路３０の
間にダイオード３６が接続され、このダイオード３６の
両端の電圧がゲート電極１９に印加され、ドレイン電極
２６が第１のＭＯＳＦＥＴ３４のゲート電極１８に接続
され、ソース電極２８が第１のＭＯＳＦＥＴ３４のソー
ス電極２３に接続されており、ゲート電極１９に印加さ
れた電圧によって第１のＭＯＳＦＥＴ３４のゲート電荷
を放電する第２のＭＯＳＦＥＴ３５が設けられている。
この場合、ダイオード３６と第２のＭＯＳＦＥＴ３５が
第１のＭＯＳＦＥＴ３４の上に絶縁層１７を介して形成
されている。
徴を有するＭＯＳ型半導体装置に関し、忠実な波形の増
幅、あるいは、正確なスイッチング動作を維持したまま
でゲートからの放電電流が駆動回路に流入するのを低減
する。 【構成】 第１のＭＯＳＦＥＴ３４のゲート電極１８と
この第１のＭＯＳＦＥＴ３４を駆動する駆動回路３０の
間にダイオード３６が接続され、このダイオード３６の
両端の電圧がゲート電極１９に印加され、ドレイン電極
２６が第１のＭＯＳＦＥＴ３４のゲート電極１８に接続
され、ソース電極２８が第１のＭＯＳＦＥＴ３４のソー
ス電極２３に接続されており、ゲート電極１９に印加さ
れた電圧によって第１のＭＯＳＦＥＴ３４のゲート電荷
を放電する第２のＭＯＳＦＥＴ３５が設けられている。
この場合、ダイオード３６と第２のＭＯＳＦＥＴ３５が
第１のＭＯＳＦＥＴ３４の上に絶縁層１７を介して形成
されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置、
特に、ＭＯＳＦＥＴの駆動回路を保護する手段に特徴を
有するＭＯＳ型半導体装置に関する。
特に、ＭＯＳＦＥＴの駆動回路を保護する手段に特徴を
有するＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】図３は、従来のＭＯＳ型半導体装置の説
明図である。４１は駆動回路、４２はＭＯＳＦＥＴ、４
３は負荷である。
明図である。４１は駆動回路、４２はＭＯＳＦＥＴ、４
３は負荷である。
【０００３】この回路においては、ＭＯＳＦＥＴ４２の
ドレイン電極Ｄに負荷４３が接続され、ソース電極Ｓが
接地されている。そして、ゲート電極Ｇに駆動回路４１
が接続されている。
ドレイン電極Ｄに負荷４３が接続され、ソース電極Ｓが
接地されている。そして、ゲート電極Ｇに駆動回路４１
が接続されている。
【０００４】このＭＯＳＦＥＴ４２がパワーＭＯＳＦＥ
Ｔである場合は、ゲート入力容量が大きいため大きい充
電電流と放電電流が流れる。そして、駆動回路の出力段
の半導体素子が耐圧が低い薄膜トランジスタである場
合、あるいは、駆動回路が流入電流によって正常な動作
が損なわれるような回路である場合等、駆動回路に流入
する放電電流を何らかの手段によって制限する必要があ
る。
Ｔである場合は、ゲート入力容量が大きいため大きい充
電電流と放電電流が流れる。そして、駆動回路の出力段
の半導体素子が耐圧が低い薄膜トランジスタである場
合、あるいは、駆動回路が流入電流によって正常な動作
が損なわれるような回路である場合等、駆動回路に流入
する放電電流を何らかの手段によって制限する必要があ
る。
【０００５】図４（Ａ）〜（Ｃ）は、従来の電流制限回
路付ＭＯＳ型半導体装置の説明図である。この図におい
て、５１は駆動回路、５２は電流制限抵抗、５３はＭＯ
ＳＦＥＴ、５４は負荷である。
路付ＭＯＳ型半導体装置の説明図である。この図におい
て、５１は駆動回路、５２は電流制限抵抗、５３はＭＯ
ＳＦＥＴ、５４は負荷である。
【０００６】この回路においては、ＭＯＳＦＥＴ５３の
ドレイン電極Ｄに負荷５４が接続され、ソース電極Ｓが
接地されている。そして、ＭＯＳＦＥＴ５３のゲート電
極Ｇと駆動回路５１の間に電流制限抵抗５２が接続され
ている。この回路では、ＭＯＳＦＥＴ５３のゲート電極
Ｇと駆動回路５１の間に電流制限抵抗５２が接続されて
いるため、駆動回路に流入する放電電流を制限すること
ができる。
ドレイン電極Ｄに負荷５４が接続され、ソース電極Ｓが
接地されている。そして、ＭＯＳＦＥＴ５３のゲート電
極Ｇと駆動回路５１の間に電流制限抵抗５２が接続され
ている。この回路では、ＭＯＳＦＥＴ５３のゲート電極
Ｇと駆動回路５１の間に電流制限抵抗５２が接続されて
いるため、駆動回路に流入する放電電流を制限すること
ができる。
【０００７】
【発明が解決しようとする課題】しかしながら、駆動回
路５１から図４（Ｂ）のような矩形波電圧を印加した場
合、このパワーＭＯＳＦＥＴ５３の出力波形は、図４
（Ｃ）のように、電流制限抵抗５２のＲ値が増大するに
従って、上昇と下降に遅れを生じ、忠実な波形の増幅が
不可能であり、あるいは、スイッチングタイムに遅れを
生じるという問題があった。
路５１から図４（Ｂ）のような矩形波電圧を印加した場
合、このパワーＭＯＳＦＥＴ５３の出力波形は、図４
（Ｃ）のように、電流制限抵抗５２のＲ値が増大するに
従って、上昇と下降に遅れを生じ、忠実な波形の増幅が
不可能であり、あるいは、スイッチングタイムに遅れを
生じるという問題があった。
【０００８】本発明は、スイッチングタイムに遅れを生
じない電流制限回路を外付けし、もしくは、同等の回路
を駆動回路またはパワーＭＯＳＦＥＴ内に設けることに
よって、忠実な波形の増幅、あるいは、正確なスイッチ
ング動作を維持したままでゲートからの放電電流が駆動
回路に流入するのを低減することを目的とする。
じない電流制限回路を外付けし、もしくは、同等の回路
を駆動回路またはパワーＭＯＳＦＥＴ内に設けることに
よって、忠実な波形の増幅、あるいは、正確なスイッチ
ング動作を維持したままでゲートからの放電電流が駆動
回路に流入するのを低減することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかるＭＯＳ型
半導体装置においては、第１のＭＯＳＦＥＴのゲート電
極と該第１のＭＯＳＦＥＴを駆動する駆動回路の間にダ
イオードを接続し、このダイオードの両端の電圧をゲー
ト電極に印加し、ドレイン電極を第１のＭＯＳＦＥＴの
ゲート電極に接続し、ソース電極を第１のＭＯＳＦＥＴ
のソース電極に接続し、ゲート電極に印加される電圧に
よって第１のＭＯＳＦＥＴのゲート電荷を放電する第２
のＭＯＳＦＥＴを設けた構成を採用した。またこの場
合、ダイオードと第２のＭＯＳＦＥＴを第１のＭＯＳＦ
ＥＴの上に絶縁層を介して形成した構成を採用した。
半導体装置においては、第１のＭＯＳＦＥＴのゲート電
極と該第１のＭＯＳＦＥＴを駆動する駆動回路の間にダ
イオードを接続し、このダイオードの両端の電圧をゲー
ト電極に印加し、ドレイン電極を第１のＭＯＳＦＥＴの
ゲート電極に接続し、ソース電極を第１のＭＯＳＦＥＴ
のソース電極に接続し、ゲート電極に印加される電圧に
よって第１のＭＯＳＦＥＴのゲート電荷を放電する第２
のＭＯＳＦＥＴを設けた構成を採用した。またこの場
合、ダイオードと第２のＭＯＳＦＥＴを第１のＭＯＳＦ
ＥＴの上に絶縁層を介して形成した構成を採用した。
【００１０】
【作用】図１は、本発明の原理説明回路図である。この
図において、１は駆動回路、２はダイオード、３はｎチ
ャネルＭＯＳＦＥＴ、４は負荷抵抗、５は放電用ｐチャ
ネルＭＯＳＦＥＴ、Ａはアノード、Ｋはカソード、
Ｇ1 、Ｇ2 はゲート電極、Ｄ1 、Ｄ2 はドレイン電極、
Ｓ1 、Ｓ2 とソース電極である。
図において、１は駆動回路、２はダイオード、３はｎチ
ャネルＭＯＳＦＥＴ、４は負荷抵抗、５は放電用ｐチャ
ネルＭＯＳＦＥＴ、Ａはアノード、Ｋはカソード、
Ｇ1 、Ｇ2 はゲート電極、Ｄ1 、Ｄ2 はドレイン電極、
Ｓ1 、Ｓ2 とソース電極である。
【００１１】本発明の半導体装置はこの図に示されてい
るように、ｎチャネルＭＯＳＦＥＴ３のドレイン電極Ｄ
1 は負荷に接続され、ソース電極Ｓ1 は接地されてい
る。そして、このｎチャネルＭＯＳＦＥＴ３のゲート電
極Ｇ1 はダイオード２を経て駆動回路１に接続されてお
り、このダイオード２のカソードＫに放電用ｐチャネル
ＭＯＳＦＥＴ５のドレインＤ2 が接続され、アノードＡ
に放電用ｐチャネルＭＯＳＦＥＴ５のゲート電極Ｇ2 が
接続されている。また、ｎチャネルＭＯＳＦＥＴ３のソ
ース電極Ｓ1 と放電用ｐチャネルＭＯＳＦＥＴ５のソー
ス電極Ｓ2 はともに接地されている。
るように、ｎチャネルＭＯＳＦＥＴ３のドレイン電極Ｄ
1 は負荷に接続され、ソース電極Ｓ1 は接地されてい
る。そして、このｎチャネルＭＯＳＦＥＴ３のゲート電
極Ｇ1 はダイオード２を経て駆動回路１に接続されてお
り、このダイオード２のカソードＫに放電用ｐチャネル
ＭＯＳＦＥＴ５のドレインＤ2 が接続され、アノードＡ
に放電用ｐチャネルＭＯＳＦＥＴ５のゲート電極Ｇ2 が
接続されている。また、ｎチャネルＭＯＳＦＥＴ３のソ
ース電極Ｓ1 と放電用ｐチャネルＭＯＳＦＥＴ５のソー
ス電極Ｓ2 はともに接地されている。
【００１２】この回路において、駆動回路からオン信号
が出力すると、その信号はダイオード２を通してｎチャ
ネルＭＯＳＦＥＴ３のゲート電極Ｇ1 に印加されるが、
この際、ダイオード２が順方向であるためそのアノード
Ａ、カソードＫ間の電位差が小さく、放電用ｐチャネル
ＭＯＳＦＥＴ５はオンしない。
が出力すると、その信号はダイオード２を通してｎチャ
ネルＭＯＳＦＥＴ３のゲート電極Ｇ1 に印加されるが、
この際、ダイオード２が順方向であるためそのアノード
Ａ、カソードＫ間の電位差が小さく、放電用ｐチャネル
ＭＯＳＦＥＴ５はオンしない。
【００１３】そして、駆動回路の信号がオフになると、
ｎチャネルＭＯＳＦＥＴ３のゲート容量に蓄積されてい
た電荷が放電されるが、ダイオード２が逆方向であるた
め、アノードＡ、カソードＫ間の電位差が大きくなり、
負の電圧がゲート電極Ｇ2 にかかり、放電用ｐチャネル
ＭＯＳＦＥＴ５はオンし、ｎチャネルＭＯＳＦＥＴ３の
ゲート電極の電荷はドレイン電極Ｄ2 、ソース電極Ｓ2
を通って接地され、駆動回路１への流入が防止される。
ｎチャネルＭＯＳＦＥＴ３のゲート容量に蓄積されてい
た電荷が放電されるが、ダイオード２が逆方向であるた
め、アノードＡ、カソードＫ間の電位差が大きくなり、
負の電圧がゲート電極Ｇ2 にかかり、放電用ｐチャネル
ＭＯＳＦＥＴ５はオンし、ｎチャネルＭＯＳＦＥＴ３の
ゲート電極の電荷はドレイン電極Ｄ2 、ソース電極Ｓ2
を通って接地され、駆動回路１への流入が防止される。
【００１４】この説明では、回路的には、ｎチャネルＭ
ＯＳＦＥＴ３にダイオード２と放電用ｐチャネルＭＯＳ
ＦＥＴ５からなる放電回路が付加されているが、半導体
チップのサイズを変えることなく、ｎチャネルＭＯＳＦ
ＥＴ３の耐圧ガード部に放電回路のｐ−ＭＯＳＦＥＴを
設けることができる。
ＯＳＦＥＴ３にダイオード２と放電用ｐチャネルＭＯＳ
ＦＥＴ５からなる放電回路が付加されているが、半導体
チップのサイズを変えることなく、ｎチャネルＭＯＳＦ
ＥＴ３の耐圧ガード部に放電回路のｐ−ＭＯＳＦＥＴを
設けることができる。
【００１５】
【実施例】以下、本発明の一実施例を説明する。図２
は、本発明の一実施例の構成説明図である。この図にお
いて、１１は電極、１２、１６はｎ+ 領域、１３はｎ-
領域、１４はｐ+ 領域、１５はｐ領域、１７、２２、２
５は絶縁層、１８、１９は導電性ポリシリコンゲート電
極、２０はｐ型領域、２１はｎ型領域、２３は導電性ポ
リシリコンソース領域、２４、２９は導電性ポリシリコ
ン層、２６はｐ+ ドレイン領域、２７はｎ+ チャネル領
域、２８はｐ+ ソース領域、３０は駆動回路、３１は負
荷、３２はＶDD端子、３３はシリコン基板、３４はｎチ
ャネルＭＯＳＦＥＴ、３５はｐチャネル放電用ＭＯＳＦ
ＥＴ、３６はダイオードである。
は、本発明の一実施例の構成説明図である。この図にお
いて、１１は電極、１２、１６はｎ+ 領域、１３はｎ-
領域、１４はｐ+ 領域、１５はｐ領域、１７、２２、２
５は絶縁層、１８、１９は導電性ポリシリコンゲート電
極、２０はｐ型領域、２１はｎ型領域、２３は導電性ポ
リシリコンソース領域、２４、２９は導電性ポリシリコ
ン層、２６はｐ+ ドレイン領域、２７はｎ+ チャネル領
域、２８はｐ+ ソース領域、３０は駆動回路、３１は負
荷、３２はＶDD端子、３３はシリコン基板、３４はｎチ
ャネルＭＯＳＦＥＴ、３５はｐチャネル放電用ＭＯＳＦ
ＥＴ、３６はダイオードである。
【００１６】この実施例は、ｎチャネル縦型パワーＭＯ
ＳＦＥＴに本発明を適用したものである。この実施例に
おいては、図示されているように、ｎ+ 領域１２、ｎ-
領域１３、ｐ+ 領域１４、ｐ領域１５、ｎ+ 領域１６か
らなるシリコン基板３３の上面を熱酸化して絶縁層１７
を形成し、その上にＣＶＤによって導電性ポリシリコン
ゲート電極１８，１９、導電性ポリシリコンソース領域
２３を形成、ポリシリコン層の一部にアルゴンイオンを
注入して溶融し再結晶させてｐ型領域２０とｎ領域２１
からなるダイオード３６を形成している。
ＳＦＥＴに本発明を適用したものである。この実施例に
おいては、図示されているように、ｎ+ 領域１２、ｎ-
領域１３、ｐ+ 領域１４、ｐ領域１５、ｎ+ 領域１６か
らなるシリコン基板３３の上面を熱酸化して絶縁層１７
を形成し、その上にＣＶＤによって導電性ポリシリコン
ゲート電極１８，１９、導電性ポリシリコンソース領域
２３を形成、ポリシリコン層の一部にアルゴンイオンを
注入して溶融し再結晶させてｐ型領域２０とｎ領域２１
からなるダイオード３６を形成している。
【００１７】そして、この導電性ポリシリコンゲート電
極１８，１９、ｐ型領域２０、ｎ領域２１の絶縁すべき
部分を除去した後、表面を熱酸化して絶縁層２２を形成
している。つぎに、この絶縁層２２の下層と接続する部
分の除去した後に、ポリシリコン層を形成し、その一部
にアルゴンイオンを注入して溶融し再結晶させてｐ+ ド
レイン領域２６、ｎ+ チャネル領域２７、ｐ+ ソース領
域２８、導電性ポリシリコンゲート電極１９を形成して
いる。
極１８，１９、ｐ型領域２０、ｎ領域２１の絶縁すべき
部分を除去した後、表面を熱酸化して絶縁層２２を形成
している。つぎに、この絶縁層２２の下層と接続する部
分の除去した後に、ポリシリコン層を形成し、その一部
にアルゴンイオンを注入して溶融し再結晶させてｐ+ ド
レイン領域２６、ｎ+ チャネル領域２７、ｐ+ ソース領
域２８、導電性ポリシリコンゲート電極１９を形成して
いる。
【００１８】最後に、その上に導電性ポリシリコンの配
線層２９を形成し、駆動回路３０、負荷３１、ＶDD端子
３２を接続し、他に必要な図示の配線を行っている。
線層２９を形成し、駆動回路３０、負荷３１、ＶDD端子
３２を接続し、他に必要な図示の配線を行っている。
【００１９】なお、導電性ポリシリコンソース領域２
３、ｎ- 領域１３、ｐ+ 領域１４からなるドレイン領
域、ｐ領域１５からなるチャネル領域、導電性ポリシリ
コンゲート電極１８によってｎチャネルＭＯＳＦＥＴ３
４が構成され、ｐ+ ドレイン領域２６、ｎ+ チャネル領
域２７、ｐ+ ソース領域２８、導電性ポリシリコンの配
線層２９、導電性ポリシリコンゲート電極１９によって
ｐチャネル放電用ＭＯＳＦＥＴ３５が構成される。
３、ｎ- 領域１３、ｐ+ 領域１４からなるドレイン領
域、ｐ領域１５からなるチャネル領域、導電性ポリシリ
コンゲート電極１８によってｎチャネルＭＯＳＦＥＴ３
４が構成され、ｐ+ ドレイン領域２６、ｎ+ チャネル領
域２７、ｐ+ ソース領域２８、導電性ポリシリコンの配
線層２９、導電性ポリシリコンゲート電極１９によって
ｐチャネル放電用ＭＯＳＦＥＴ３５が構成される。
【００２０】なお、上記の実施例においては、ｐチャネ
ル放電用ＭＯＳＦＥＴ３５とダイオード３６を別のポリ
シリコン層によって形成しているが、同一のポリシリコ
ン層によって形成することもできる。
ル放電用ＭＯＳＦＥＴ３５とダイオード３６を別のポリ
シリコン層によって形成しているが、同一のポリシリコ
ン層によって形成することもできる。
【００２１】この実施例によると、上記のｐチャネル放
電用ＭＯＳＦＥＴ３５とダイオード３６が絶縁層によっ
てｎチャネルＭＯＳＦＥＴ３４と隔てられているため、
相互に電気的な影響を及ぼすことがなく、本来必要なｎ
チャネルＭＯＳＦＥＴ３４のｐ+ 領域１４からなる耐圧
ガード部（ガードリング）に形成することができ、この
付加回路によって集積度を損なうことがない。
電用ＭＯＳＦＥＴ３５とダイオード３６が絶縁層によっ
てｎチャネルＭＯＳＦＥＴ３４と隔てられているため、
相互に電気的な影響を及ぼすことがなく、本来必要なｎ
チャネルＭＯＳＦＥＴ３４のｐ+ 領域１４からなる耐圧
ガード部（ガードリング）に形成することができ、この
付加回路によって集積度を損なうことがない。
【００２２】
【発明の効果】以上説明したように、本発明において
は、ゲート電極の入力容量が大きいパワーＭＯＳＦＥＴ
において、ゲート電極に蓄積された電荷が放電して駆動
回路に流入して障害を生じるのを防ぎ、かつ、スイッチ
ングタイムの遅れを低減する回路を半導体チップのサイ
ズを大きくすることなく設けることができる。
は、ゲート電極の入力容量が大きいパワーＭＯＳＦＥＴ
において、ゲート電極に蓄積された電荷が放電して駆動
回路に流入して障害を生じるのを防ぎ、かつ、スイッチ
ングタイムの遅れを低減する回路を半導体チップのサイ
ズを大きくすることなく設けることができる。
【図１】本発明の原理説明回路図である。
【図２】本発明の一実施例の構成説明図である。
【図３】従来のＭＯＳ型半導体装置の説明図である。
【図４】（Ａ）〜（Ｃ）は従来の電流制限回路付ＭＯＳ
型半導体装置の説明図である。
型半導体装置の説明図である。
１１ 電極 １２，１６ ｎ+ 領域 １３ ｎ- 領域 １４ ｐ+ 領域 １５ ｐ領域 １７，２２，２５ 絶縁層 １８，１９ 導電性ポリシリコンゲート電極 ２０ ｐ型領域 ２１ ｎ型領域 ２３ 導電性ポリシリコンソース領域 ２４，２９ 導電性ポリシリコン層 ２６ ｐ+ ドレイン領域 ２７ ｎ+ チャネル領域 ２８ ｐ+ ソース領域 ３０ 駆動回路 ３１ 負荷 ３２ ＶDD端子 ３３ シリコン基板 ３４ ｎチャネルＭＯＳＦＥＴ ３５ ｐチャネル放電用ＭＯＳＦＥＴ ３６ ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 Ｈ０３Ｋ 17/687
Claims (2)
- 【請求項１】 第１のＭＯＳＦＥＴのゲート電極と該第
１のＭＯＳＦＥＴを駆動する駆動回路の間にダイオード
が接続され、該ダイオードの両端の電圧がゲート電極に
印加され、ドレイン電極が第１のＭＯＳＦＥＴのゲート
電極に接続され、ソース電極が第１のＭＯＳＦＥＴのソ
ース電極に接続されており、ゲート電極に印加される電
圧によって第１のＭＯＳＦＥＴのゲート電荷を放電する
第２のＭＯＳＦＥＴが設けられたことを特徴とするＭＯ
Ｓ型半導体装置。 - 【請求項２】 ダイオードと第２のＭＯＳＦＥＴが第１
のＭＯＳＦＥＴの上に絶縁層を介して形成されたことを
特徴とする請求項１記載のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30745491A JPH05206380A (ja) | 1991-11-22 | 1991-11-22 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30745491A JPH05206380A (ja) | 1991-11-22 | 1991-11-22 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206380A true JPH05206380A (ja) | 1993-08-13 |
Family
ID=17969260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30745491A Withdrawn JPH05206380A (ja) | 1991-11-22 | 1991-11-22 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206380A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062934A (ja) * | 2008-09-04 | 2010-03-18 | Denso Corp | スイッチング素子駆動装置 |
| JP2012175457A (ja) * | 2011-02-22 | 2012-09-10 | Shindengen Electric Mfg Co Ltd | スイッチング回路 |
-
1991
- 1991-11-22 JP JP30745491A patent/JPH05206380A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062934A (ja) * | 2008-09-04 | 2010-03-18 | Denso Corp | スイッチング素子駆動装置 |
| JP2012175457A (ja) * | 2011-02-22 | 2012-09-10 | Shindengen Electric Mfg Co Ltd | スイッチング回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |