JPH05206383A - 半導体ウエハー及びその検査方法 - Google Patents
半導体ウエハー及びその検査方法Info
- Publication number
- JPH05206383A JPH05206383A JP4011306A JP1130692A JPH05206383A JP H05206383 A JPH05206383 A JP H05206383A JP 4011306 A JP4011306 A JP 4011306A JP 1130692 A JP1130692 A JP 1130692A JP H05206383 A JPH05206383 A JP H05206383A
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- JP
- Japan
- Prior art keywords
- test
- semiconductor wafer
- section
- pads
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/926—Multiple bond pads having different sizes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】高密度実装されたＩＣでも、その電気的諸特性
を容易に検査、測定できる半導体ウエハー及びその検査
方法を得ることを目的とする。 【構成】所定の配列でＩＣが形成された半導体ウエハー
１Ａにおいて、ダイシングライン３、３Ａ及び４、４Ａ
で囲まれたセクション６ＡのＩＣ表面の周辺に電極用パ
ッド７Ａを形成すると共に、これらに対応して、ＩＣ形
成面とは反対側の２本のダイシングライン３、３Ａ及び
４、４Ａに挟まれた区域にテスト用パッド８を形成し、
これらにテストピンを接触させて電気的諸特性を検査、
測定する。 【効果】従来技術のＩＣの電極用パッドの大きさ、ピッ
チと同等程度にテスト用パッドを形成できるので、それ
らのＩＣの検査、測定が容易にできる。
を容易に検査、測定できる半導体ウエハー及びその検査
方法を得ることを目的とする。 【構成】所定の配列でＩＣが形成された半導体ウエハー
１Ａにおいて、ダイシングライン３、３Ａ及び４、４Ａ
で囲まれたセクション６ＡのＩＣ表面の周辺に電極用パ
ッド７Ａを形成すると共に、これらに対応して、ＩＣ形
成面とは反対側の２本のダイシングライン３、３Ａ及び
４、４Ａに挟まれた区域にテスト用パッド８を形成し、
これらにテストピンを接触させて電気的諸特性を検査、
測定する。 【効果】従来技術のＩＣの電極用パッドの大きさ、ピッ
チと同等程度にテスト用パッドを形成できるので、それ
らのＩＣの検査、測定が容易にできる。
Description
【０００１】
【産業上の利用分野】この発明は、表面に多数の半導体
集積回路が形成された半導体ウエハー及びその各半導体
集積回路の電気的諸特性の検査方法に関するものであ
る。
集積回路が形成された半導体ウエハー及びその各半導体
集積回路の電気的諸特性の検査方法に関するものであ
る。
【０００２】
【従来の技術】図３及び図４を用いて、従来技術の半導
体ウエハー及びその検査方法を説明する。図３はその従
来技術の半導体ウエハーの全体のあらましを示した平面
図であり、図４は図３に示した半導体ウエハーの１つの
セクションのあらましを示した拡大平面図である。
体ウエハー及びその検査方法を説明する。図３はその従
来技術の半導体ウエハーの全体のあらましを示した平面
図であり、図４は図３に示した半導体ウエハーの１つの
セクションのあらましを示した拡大平面図である。
【０００３】図３において符号１は全体として半導体ウ
エハーを指す。この半導体ウエハー１の表面には、所定
の配列で多数の半導体集積回路（以下、単に「ＩＣ」と
記す）２が形成されている。符号３は横のダイシングラ
インを、符号４は縦のダイシングラインを指し、そして
符号５はオリフラを指す。
エハーを指す。この半導体ウエハー１の表面には、所定
の配列で多数の半導体集積回路（以下、単に「ＩＣ」と
記す）２が形成されている。符号３は横のダイシングラ
インを、符号４は縦のダイシングラインを指し、そして
符号５はオリフラを指す。
【０００４】これらのダイシングライン３、４で囲まれ
る１つのセクション６を拡大して図４に示した。この１
つのセクション６の周辺には所定の配列で複数の電極用
パッド７が形成されている。
る１つのセクション６を拡大して図４に示した。この１
つのセクション６の周辺には所定の配列で複数の電極用
パッド７が形成されている。
【０００５】従来、一般的なこれら電極用パッド７の寸
法は、一辺Ｗが最低１００μｍ程度、ピッチＰが１５０
μｍ程度である。このようなセクション６に形成された
ＩＣ２の電気的諸特性の検査を行うには、これらの電極
用パッド７にテストピン（図示していない）を接触させ
て測定している。
法は、一辺Ｗが最低１００μｍ程度、ピッチＰが１５０
μｍ程度である。このようなセクション６に形成された
ＩＣ２の電気的諸特性の検査を行うには、これらの電極
用パッド７にテストピン（図示していない）を接触させ
て測定している。
【０００６】所が、現在、ゲートアレイ、ＬＣＤドライ
バー等のＩＣでは多ピン化が進み、従って、電極用パッ
ドの小型化、一層の多数化、狭ピッチ化が進んでいる。
バー等のＩＣでは多ピン化が進み、従って、電極用パッ
ドの小型化、一層の多数化、狭ピッチ化が進んでいる。
【０００７】
【発明が解決しようとする課題】このように電極用パッ
ドの小型化、一層の多数化、狭ピッチ化が進むと、テス
トピンを接触させる面積が小さくなり、それらの位置合
わせが困難になる。この問題を解決する１つの方法とし
て、ＩＣ２のパッシベーション膜上にテスト用パッドを
電極用パッド７から内側に引き出し、形成し、そのよう
なテスト用パッドにテストピンを接触させて測定する方
法が提案されている。しかし、この方法はテスト用パッ
ドを通してＩＣ面を傷付ける恐れが十分に考えられる。
この発明はこのような欠点を除去しようとするものであ
る。
ドの小型化、一層の多数化、狭ピッチ化が進むと、テス
トピンを接触させる面積が小さくなり、それらの位置合
わせが困難になる。この問題を解決する１つの方法とし
て、ＩＣ２のパッシベーション膜上にテスト用パッドを
電極用パッド７から内側に引き出し、形成し、そのよう
なテスト用パッドにテストピンを接触させて測定する方
法が提案されている。しかし、この方法はテスト用パッ
ドを通してＩＣ面を傷付ける恐れが十分に考えられる。
この発明はこのような欠点を除去しようとするものであ
る。
【０００８】
【課題を解決するための手段】それ故、この発明では、
各セクション毎に所定の配列で形成された複数の電極用
パッドに対応して、それらの各電極用パッドの、ダイシ
ングラインを挟んでＩＣ形成面とは反対側にテスト用パ
ッドを所定の配列で形成し、これらのテスト用パッドに
テストピンを接触させて各セクションのＩＣの電気的諸
特性を検査する方法を採った。
各セクション毎に所定の配列で形成された複数の電極用
パッドに対応して、それらの各電極用パッドの、ダイシ
ングラインを挟んでＩＣ形成面とは反対側にテスト用パ
ッドを所定の配列で形成し、これらのテスト用パッドに
テストピンを接触させて各セクションのＩＣの電気的諸
特性を検査する方法を採った。
【０００９】
【作用】従って、テストピンを接触させるテスト用パッ
ドの面積を大きくできるので、セクション内の電極用パ
ッドの大きさ、ピッチに係わらず、各電極用パッドとテ
ストピンとの位置合わせが容易になり、そしてテスト用
パッドがＩＣ形成面の外側に在り、かつその外側で検査
を行うので、テストピンをテスト用パッドに接触させる
際、誤ってもＩＣ形成面を傷付けるようなことがない。
ドの面積を大きくできるので、セクション内の電極用パ
ッドの大きさ、ピッチに係わらず、各電極用パッドとテ
ストピンとの位置合わせが容易になり、そしてテスト用
パッドがＩＣ形成面の外側に在り、かつその外側で検査
を行うので、テストピンをテスト用パッドに接触させる
際、誤ってもＩＣ形成面を傷付けるようなことがない。
【００１０】
【実施例】以下、この発明の実施例を図１及び図２を用
いて説明する。図１は図３に対応したこの発明の半導体
ウエハーの全体のあらましを示した平面図であり、図２
は図４に対応した図１に示した半導体ウエハーの１つの
セクションのあらましを示した拡大平面図である。
いて説明する。図１は図３に対応したこの発明の半導体
ウエハーの全体のあらましを示した平面図であり、図２
は図４に対応した図１に示した半導体ウエハーの１つの
セクションのあらましを示した拡大平面図である。
【００１１】この発明では、図１に示したように、半導
体ウエハー１Ａに、前記横のダイシングライン３及び縦
のダイシングライン４のそれぞれに平行に、更に横のダ
イシングライン３Ａ及び縦のダイシングライン４Ａを想
定し、これらのダイシングラインで囲まれるセクション
６ＡにＩＣ２Ａを形成した。
体ウエハー１Ａに、前記横のダイシングライン３及び縦
のダイシングライン４のそれぞれに平行に、更に横のダ
イシングライン３Ａ及び縦のダイシングライン４Ａを想
定し、これらのダイシングラインで囲まれるセクション
６ＡにＩＣ２Ａを形成した。
【００１２】そのようなセクション６Ａを図２に拡大し
て示した。このセクション６ＡのＩＣ形成面の周辺に狭
ピッチで小なる面積の電極用パッド７Ａを形成し、これ
らの各電極用パッド７Ａと対応してテスト用パッド８
を、ＩＣ形成面とは反対側でかつ前記２本のダイシング
ライン３、３Ａ及び４、４Ａで挟まれた区域の半導体ウ
エハー１Ａの表面に、千鳥足状に形成した。符号９は各
電極用パッド７Ａと各テスト用パッド８とを接続する導
電線を示している。
て示した。このセクション６ＡのＩＣ形成面の周辺に狭
ピッチで小なる面積の電極用パッド７Ａを形成し、これ
らの各電極用パッド７Ａと対応してテスト用パッド８
を、ＩＣ形成面とは反対側でかつ前記２本のダイシング
ライン３、３Ａ及び４、４Ａで挟まれた区域の半導体ウ
エハー１Ａの表面に、千鳥足状に形成した。符号９は各
電極用パッド７Ａと各テスト用パッド８とを接続する導
電線を示している。
【００１３】この実施例では、セクション６Ａの一辺の
長さＬ1 は約１０ｍｍであり、２本のダイシングライン
の間隔Ｌ2 は約３００μｍ、テスト用パッド８の一辺の
長さＷは約１００μｍ、それらのピッチＰは約１５０ｍ
ｍで形成することができた。
長さＬ1 は約１０ｍｍであり、２本のダイシングライン
の間隔Ｌ2 は約３００μｍ、テスト用パッド８の一辺の
長さＷは約１００μｍ、それらのピッチＰは約１５０ｍ
ｍで形成することができた。
【００１４】従って、テスト用パッド８を充分広い面積
で構成でき、またそれらのピッチも充分にあるので、こ
れらのテスト用パッド８にテストピンを位置合わせがで
き、テストピンを接触させて電気的諸特性を検査、測定
することができる。
で構成でき、またそれらのピッチも充分にあるので、こ
れらのテスト用パッド８にテストピンを位置合わせがで
き、テストピンを接触させて電気的諸特性を検査、測定
することができる。
【００１５】検査、測定終了後、この半導体ウエハー１
Ａを前記ダイシングライン３、３Ａ及び４、４Ａに沿っ
てダイシングすると個々のＩＣチップを得ることができ
る。
Ａを前記ダイシングライン３、３Ａ及び４、４Ａに沿っ
てダイシングすると個々のＩＣチップを得ることができ
る。
【００１６】
【発明の効果】以上の説明から明らかなように、テスト
ピンを接触させるテスト用パッドの面積を大きくできる
ので、セクション内の電極用パッドの大きさ、ピッチに
係わらず、各電極用パッドとテストピンとの位置合わせ
が容易になり、そしてテスト用パッドがＩＣ形成面の外
側に在り、かつその外側で検査を行うので、テストピン
をテスト用パッドに接触させる際、誤ってもＩＣ形成面
を傷付けるようなことがなく、従って、製品歩留りも向
上する等という優れた効果がある。
ピンを接触させるテスト用パッドの面積を大きくできる
ので、セクション内の電極用パッドの大きさ、ピッチに
係わらず、各電極用パッドとテストピンとの位置合わせ
が容易になり、そしてテスト用パッドがＩＣ形成面の外
側に在り、かつその外側で検査を行うので、テストピン
をテスト用パッドに接触させる際、誤ってもＩＣ形成面
を傷付けるようなことがなく、従って、製品歩留りも向
上する等という優れた効果がある。
【図１】この発明の半導体ウエハーの全体のあらましを
示した平面図である。
示した平面図である。
【図２】図１に示した半導体ウエハーの１つのセクショ
ンのあらましを示した拡大平面図である。
ンのあらましを示した拡大平面図である。
【図３】従来技術の半導体ウエハーの全体のあらましを
示した平面図である。
示した平面図である。
【図４】図３に示した半導体ウエハーの１つのセクショ
ンのあらましを示した拡大平面図である。
ンのあらましを示した拡大平面図である。
１Ａ 半導体ウエハー ２Ａ ＩＣ ３ ダイシングライン ３Ａ ダイシングライン ４ ダイシングライン ４Ａ ダイシングライン ６Ａ セクション ７Ａ 電極用パッド ８ テスト用パッド
フロントページの続き (72)発明者 十河 啓子 東京都品川区北品川６丁目７番35号ソニー 株式会社内
Claims (2)
- 【請求項１】所定の配列のセクションに同一の半導体集
積回路が形成された半導体ウエハーにおいて、該各セク
ション毎に所定の配列で形成された複数の電極用パッド
に対応して、該各電極用パッドの半導体集積回路形成面
とは反対側で相隣るダイシングラインの間にテスト用パ
ッドを所定の配列で形成したことを特徴とする半導体ウ
エハー。 - 【請求項２】前項に記載の半導体ウエハーの前記テスト
用パッドにテストピンを接触させて各セクションの半導
体集積回路の電気的諸特性を検査することを特徴とする
半導体集積回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011306A JPH05206383A (ja) | 1992-01-24 | 1992-01-24 | 半導体ウエハー及びその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011306A JPH05206383A (ja) | 1992-01-24 | 1992-01-24 | 半導体ウエハー及びその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206383A true JPH05206383A (ja) | 1993-08-13 |
Family
ID=11774325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011306A Pending JPH05206383A (ja) | 1992-01-24 | 1992-01-24 | 半導体ウエハー及びその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206383A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122604A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体集積回路装置 |
| KR19990018725A (ko) * | 1997-08-28 | 1999-03-15 | 윤종용 | 반도체 웨이퍼 및 그의 전기적 특성 검사 방법 |
| US5982042A (en) * | 1996-03-18 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer including semiconductor device |
| US8945953B2 (en) | 2012-12-21 | 2015-02-03 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| EP2876679A2 (en) | 2013-10-30 | 2015-05-27 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-01-24 JP JP4011306A patent/JPH05206383A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122604A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体集積回路装置 |
| US5982042A (en) * | 1996-03-18 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer including semiconductor device |
| DE19645568B4 (de) * | 1996-03-18 | 2005-03-03 | Mitsubishi Denki K.K. | Herstellungsverfahren für ein Halbleiterbauelement |
| KR19990018725A (ko) * | 1997-08-28 | 1999-03-15 | 윤종용 | 반도체 웨이퍼 및 그의 전기적 특성 검사 방법 |
| US8945953B2 (en) | 2012-12-21 | 2015-02-03 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| US9230938B2 (en) | 2012-12-21 | 2016-01-05 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| EP2876679A2 (en) | 2013-10-30 | 2015-05-27 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
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