JPH05206459A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05206459A JPH05206459A JP4038489A JP3848992A JPH05206459A JP H05206459 A JPH05206459 A JP H05206459A JP 4038489 A JP4038489 A JP 4038489A JP 3848992 A JP3848992 A JP 3848992A JP H05206459 A JPH05206459 A JP H05206459A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 形状効果によってドレイン近傍の電界緩和を
行い、これにより微細化と電界緩和の両立を図り、Ｕ−
ＭＯＳの一層の高速化のための信頼性確保に寄与できる
構造および製造方法を提供する。 【構成】 船の喫水線以下の消波装置のような形状をＵ
−ＭＯＳのソース・ドレイン領域７の側壁部分に持たせ
ることによってドレイン端での電界緩和を図る。
行い、これにより微細化と電界緩和の両立を図り、Ｕ−
ＭＯＳの一層の高速化のための信頼性確保に寄与できる
構造および製造方法を提供する。 【構成】 船の喫水線以下の消波装置のような形状をＵ
−ＭＯＳのソース・ドレイン領域７の側壁部分に持たせ
ることによってドレイン端での電界緩和を図る。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴおよびその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】シリコンＭＯＳＦＥＴを主要な構成素子
とする高集積シリコン集積回路においては、微細化とと
もに高速化を進展させるために、スケーリング則を考慮
しながら素子のバランスの取れた縮小を図ってきてい
る。そのため、ソース・ドレイン領域も浅接合化を図っ
ている。
とする高集積シリコン集積回路においては、微細化とと
もに高速化を進展させるために、スケーリング則を考慮
しながら素子のバランスの取れた縮小を図ってきてい
る。そのため、ソース・ドレイン領域も浅接合化を図っ
ている。
【０００３】一方、キャリアの通過経路であるチャネル
の厚さは、量子力学的に定まっており、スケールしな
い。このため、特にドレイン近傍での物理現象は、必ず
しもスケールされず、基板濃度が濃くなるとともに接合
を浅くしなければならないことも加わって、ドレイン端
での電界の集中が顕著になってきている。
の厚さは、量子力学的に定まっており、スケールしな
い。このため、特にドレイン近傍での物理現象は、必ず
しもスケールされず、基板濃度が濃くなるとともに接合
を浅くしなければならないことも加わって、ドレイン端
での電界の集中が顕著になってきている。
【０００４】これは、インパクトイオン化現象を助長
し、ひいては、ホットキャリア劣化による信頼性低下を
もたらしている。このように、ＭＯＳＦＥＴでは微細化
とともにドレイン端の電界が増加してきており、これを
下げるデバイス構造的な工夫が必要とされている。
し、ひいては、ホットキャリア劣化による信頼性低下を
もたらしている。このように、ＭＯＳＦＥＴでは微細化
とともにドレイン端の電界が増加してきており、これを
下げるデバイス構造的な工夫が必要とされている。
【０００５】もっとも、ＬＤＤ−ＭＯＳＦＥＴ，ゲート
・ドレインオーバーラップトＬＤＤ−ＭＯＳＦＥＴのよ
うに、ドレイン端の濃度勾配を緩やかにして電界緩和を
図ることに成功しているが、微細化にともなって直列抵
抗成分の増加，構造上の問題等で微細化に不向きな面が
顕在化している。
・ドレインオーバーラップトＬＤＤ−ＭＯＳＦＥＴのよ
うに、ドレイン端の濃度勾配を緩やかにして電界緩和を
図ることに成功しているが、微細化にともなって直列抵
抗成分の増加，構造上の問題等で微細化に不向きな面が
顕在化している。
【０００６】
【発明が解決しようとする課題】このように、ＭＯＳＦ
ＥＴでは微細化とともにドレイン端の電界が増加してき
ており、ドレイン端の不純物濃度勾配の工夫に頼らな
い、デバイス構造的な工夫で電界緩和を行うことが要望
されている。
ＥＴでは微細化とともにドレイン端の電界が増加してき
ており、ドレイン端の不純物濃度勾配の工夫に頼らな
い、デバイス構造的な工夫で電界緩和を行うことが要望
されている。
【０００７】本発明の目的は、このような欠点を解消も
しくは軽減し、ＭＯＳＦＥＴの一層の高速化のための信
頼性確保に寄与するとともに、将来の超微細な素子実現
に寄与し得るＭＯＳＦＥＴの構造およびその製造方法を
提供することにある。
しくは軽減し、ＭＯＳＦＥＴの一層の高速化のための信
頼性確保に寄与するとともに、将来の超微細な素子実現
に寄与し得るＭＯＳＦＥＴの構造およびその製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置においては、ソース・ドレ
イン領域の間に、ゲート酸化膜で覆われたゲートポリシ
リコンを有するＭＯＳＦＥＴであって、ゲート酸化膜の
底部分は、基板方向に凸状の曲面をなし、ソース・ドレ
イン領域の底部は、前記ゲート酸化膜の底部の最も基板
側に突出した点より上方に位置し、ソース・ドレイン領
域の側壁部分は、底に近い深い部分がチャネル側に迫り
出し、その上方部分が凹状に湾曲してゲート酸化膜との
間にポケットを形成するものである。
め、本発明による半導体装置においては、ソース・ドレ
イン領域の間に、ゲート酸化膜で覆われたゲートポリシ
リコンを有するＭＯＳＦＥＴであって、ゲート酸化膜の
底部分は、基板方向に凸状の曲面をなし、ソース・ドレ
イン領域の底部は、前記ゲート酸化膜の底部の最も基板
側に突出した点より上方に位置し、ソース・ドレイン領
域の側壁部分は、底に近い深い部分がチャネル側に迫り
出し、その上方部分が凹状に湾曲してゲート酸化膜との
間にポケットを形成するものである。
【０００９】また、半導体装置の製造方法においては、
Ｓｉ基板上にパッド酸化膜を形成し、前記パッド酸化膜
上に厚膜窒化膜を堆積し、前記厚膜窒化膜を、ゲートパ
ターンの反転パターンによりパターニングする工程と、
パターニングされた前記厚膜窒化膜をマスクとして前記
パッド酸化膜をパターニングし、引き続き、前記Ｓｉ基
板をあらかじめ定められた一定の深さまでエッチングし
て溝を形成し、熱酸化法により、露出している前記Ｓｉ
基板上にゲート酸化膜を、また、前記厚膜窒化膜の上面
及び側面に窒化膜酸化膜を同時に形成する工程と、溝の
開口部にポリシリコンを充填してその上面が前記厚膜窒
化膜の上面に等しいか高くなるまで堆積し、平坦化エッ
チバック法により前記厚膜窒化膜の上面にある窒化膜酸
化膜までエッチバックし、次に前記厚膜窒化膜を除去す
る工程と、ソース・ドレイン領域を、まず、垂直低エネ
ルギーイオン注入法によって第一の浅いソース・ドレイ
ン領域を形成し、引き続き、ゲート側壁膜を形成した後
に垂直高エネルギーイオン注入法によって第二の深いソ
ース・ドレイン領域を形成することによって形成する工
程と、層間絶縁膜を形成し、コンタクトホールを形成
し、電極金属膜を形成し、配線パターンを形成する工程
とを有するものである。
Ｓｉ基板上にパッド酸化膜を形成し、前記パッド酸化膜
上に厚膜窒化膜を堆積し、前記厚膜窒化膜を、ゲートパ
ターンの反転パターンによりパターニングする工程と、
パターニングされた前記厚膜窒化膜をマスクとして前記
パッド酸化膜をパターニングし、引き続き、前記Ｓｉ基
板をあらかじめ定められた一定の深さまでエッチングし
て溝を形成し、熱酸化法により、露出している前記Ｓｉ
基板上にゲート酸化膜を、また、前記厚膜窒化膜の上面
及び側面に窒化膜酸化膜を同時に形成する工程と、溝の
開口部にポリシリコンを充填してその上面が前記厚膜窒
化膜の上面に等しいか高くなるまで堆積し、平坦化エッ
チバック法により前記厚膜窒化膜の上面にある窒化膜酸
化膜までエッチバックし、次に前記厚膜窒化膜を除去す
る工程と、ソース・ドレイン領域を、まず、垂直低エネ
ルギーイオン注入法によって第一の浅いソース・ドレイ
ン領域を形成し、引き続き、ゲート側壁膜を形成した後
に垂直高エネルギーイオン注入法によって第二の深いソ
ース・ドレイン領域を形成することによって形成する工
程と、層間絶縁膜を形成し、コンタクトホールを形成
し、電極金属膜を形成し、配線パターンを形成する工程
とを有するものである。
【００１０】
【作用】次に、本発明の作用，原理を説明する。まず、
本発明の構造の要点を図３を用いて説明する。本発明の
ＭＯＳＦＥＴは、Ｕ−ＭＯＳと呼ばれているものの一種
である。図３（ａ）は、従来のＵ−ＭＯＳのドレイン近
傍の構造およびキャリアの流れ１０を示す概略図、図３
（ｂ）は、本発明のＵ−ＭＯＳのドレイン近傍の構造お
よびキャリアの流れ１０を示す概略図である。
本発明の構造の要点を図３を用いて説明する。本発明の
ＭＯＳＦＥＴは、Ｕ−ＭＯＳと呼ばれているものの一種
である。図３（ａ）は、従来のＵ−ＭＯＳのドレイン近
傍の構造およびキャリアの流れ１０を示す概略図、図３
（ｂ）は、本発明のＵ−ＭＯＳのドレイン近傍の構造お
よびキャリアの流れ１０を示す概略図である。
【００１１】従来のＵ−ＭＯＳのドレインのソース・ド
レイン方向の断面内の接合形状は、側面がゲート酸化膜
２に接していて底面だけよりなるほとんど平坦な構造
か、もしくは若干基板１側へ押し込んであって、従来の
ものは、多ＭＯＳＦＥＴと同様に、椀の側面のような形
状をなす浅い側面を有した構造をしている。
レイン方向の断面内の接合形状は、側面がゲート酸化膜
２に接していて底面だけよりなるほとんど平坦な構造
か、もしくは若干基板１側へ押し込んであって、従来の
ものは、多ＭＯＳＦＥＴと同様に、椀の側面のような形
状をなす浅い側面を有した構造をしている。
【００１２】これは、ソース・ドレイン領域７へのイオ
ン注入プロセスおよびその後の熱処理プロセスの物理に
起因している。このため、反転層キャリアの流れ１０
は、図３（ａ）に示すように、ピンチオフ点以後もあま
り広がらずにドレインに達する。このため、広がり抵抗
が増大するとともに電界の増加が見られ、ホットキャリ
ア劣化を助長する。
ン注入プロセスおよびその後の熱処理プロセスの物理に
起因している。このため、反転層キャリアの流れ１０
は、図３（ａ）に示すように、ピンチオフ点以後もあま
り広がらずにドレインに達する。このため、広がり抵抗
が増大するとともに電界の増加が見られ、ホットキャリ
ア劣化を助長する。
【００１３】一方、本発明のＵ−ＭＯＳのドレインのソ
ース・ドレイン方向の断面内の接合形状は、図３（ｂ）
に示すように、船の喫水線より下の消波構造のような形
状をし遠慮気味に付けたような形をしており、チャネル
内のピンチオフ点のキャリアの位置から見ると、ドレイ
ン側壁の深い部分がチャネル側へ迫り出したようになっ
てポケットを形成している。このため、電界がこのポケ
ットに分散するため、広がり抵抗が緩和されるとともに
電界強度が低下することとなる。
ース・ドレイン方向の断面内の接合形状は、図３（ｂ）
に示すように、船の喫水線より下の消波構造のような形
状をし遠慮気味に付けたような形をしており、チャネル
内のピンチオフ点のキャリアの位置から見ると、ドレイ
ン側壁の深い部分がチャネル側へ迫り出したようになっ
てポケットを形成している。このため、電界がこのポケ
ットに分散するため、広がり抵抗が緩和されるとともに
電界強度が低下することとなる。
【００１４】また、ソース・ドレイン領域７の底部が最
も低い位置より高い位置にあるため、チャネルのこの部
分自身がソース・ドレインの空乏層の伸びを抑制するこ
と、およびＵ−ＭＯＳ構造のためにソース・ドレイン領
域７の側壁の迫り出しによってもソース・ドレイン間の
距離がそれほど短縮しないことの２点によって、ＤＩＢ
Ｌ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌ
ｏｗｅｒｉｎｇ）およびパンチスルー効果の抑制に好ま
しい影響があり、より微細化を図ることができる。
も低い位置より高い位置にあるため、チャネルのこの部
分自身がソース・ドレインの空乏層の伸びを抑制するこ
と、およびＵ−ＭＯＳ構造のためにソース・ドレイン領
域７の側壁の迫り出しによってもソース・ドレイン間の
距離がそれほど短縮しないことの２点によって、ＤＩＢ
Ｌ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌ
ｏｗｅｒｉｎｇ）およびパンチスルー効果の抑制に好ま
しい影響があり、より微細化を図ることができる。
【００１５】このような構造の形成方法は、ソース・ド
レイン領域７の形成のためのイオン注入を加速エネルギ
ーの異なる２回に分けることによって形成できる。通
常、加速エネルギーを上げると、注入深さが深くなると
ともに横方向広がりも増強される。従って、Ｕ−ＭＯＳ
の場合に、このようなイオン注入をすることは、いたず
らに接合深さを深くするので一見無意味なように思われ
る。
レイン領域７の形成のためのイオン注入を加速エネルギ
ーの異なる２回に分けることによって形成できる。通
常、加速エネルギーを上げると、注入深さが深くなると
ともに横方向広がりも増強される。従って、Ｕ−ＭＯＳ
の場合に、このようなイオン注入をすることは、いたず
らに接合深さを深くするので一見無意味なように思われ
る。
【００１６】しかし、加速エネルギーの高い方のイオン
注入の際に、あらかじめゲートポリシリコン４に沿って
立上る側壁スペーサ膜を形成しておくと、加速エネルギ
ーが高いことによる横方向広がりを相殺することがで
き、従って、側壁スペーサ膜の膜厚を最適化することに
よって、本発明の構造上要請されるドレイン側壁形状が
熱処理の後に得られる。
注入の際に、あらかじめゲートポリシリコン４に沿って
立上る側壁スペーサ膜を形成しておくと、加速エネルギ
ーが高いことによる横方向広がりを相殺することがで
き、従って、側壁スペーサ膜の膜厚を最適化することに
よって、本発明の構造上要請されるドレイン側壁形状が
熱処理の後に得られる。
【００１７】
【実施例】次に、図１，図２を用いて、本発明の構造及
びその製造方法の典型的な一実施例を示す。説明には、
簡便のため、ｎＭＯＳＦＥＴのみを用いるが、当然、本
発明の要件を満たす限り、ｐＭＯＳＦＥＴにも自然に拡
張されるべきものである。本発明においては、ｐ形（１
００）Ｓｉ基板１を用いる。尚、素子分離領域形成およ
びウェル形成工程は、本発明にとっては本質的でないの
で省略する。
びその製造方法の典型的な一実施例を示す。説明には、
簡便のため、ｎＭＯＳＦＥＴのみを用いるが、当然、本
発明の要件を満たす限り、ｐＭＯＳＦＥＴにも自然に拡
張されるべきものである。本発明においては、ｐ形（１
００）Ｓｉ基板１を用いる。尚、素子分離領域形成およ
びウェル形成工程は、本発明にとっては本質的でないの
で省略する。
【００１８】Ｓｉ基板１上に９００℃のドライ酸化法に
より、パッド酸化膜１７を２０ｎｍ形成し、次に、熱Ｃ
ＶＤ法により膜厚５００ｎｍの厚膜窒化膜１６を全面堆
積し、次にゲートパターンの反転パターンを用いて、リ
ソグラフィ及びドライエッチング法によりゲートとなる
べき部分の厚膜窒化膜１６を除去し、図１（ａ）の構造
を得る。
より、パッド酸化膜１７を２０ｎｍ形成し、次に、熱Ｃ
ＶＤ法により膜厚５００ｎｍの厚膜窒化膜１６を全面堆
積し、次にゲートパターンの反転パターンを用いて、リ
ソグラフィ及びドライエッチング法によりゲートとなる
べき部分の厚膜窒化膜１６を除去し、図１（ａ）の構造
を得る。
【００１９】次に、これをマスクとして、パッド酸化膜
１７及びＳｉ基板１をエッチングし、Ｓｉ基板部分の深
さが０．２μｍのＵ型の溝を形成する。次に９００℃の
ドライ酸化法により、Ｓｉ基板１の露出部に膜厚８ｎｍ
のゲート酸化膜２を、また、同時に、厚膜窒化膜１６の
露出した部部には窒化膜酸化膜１８をそれぞれ形成し、
図１（ｂ）の構造を得る。
１７及びＳｉ基板１をエッチングし、Ｓｉ基板部分の深
さが０．２μｍのＵ型の溝を形成する。次に９００℃の
ドライ酸化法により、Ｓｉ基板１の露出部に膜厚８ｎｍ
のゲート酸化膜２を、また、同時に、厚膜窒化膜１６の
露出した部部には窒化膜酸化膜１８をそれぞれ形成し、
図１（ｂ）の構造を得る。
【００２０】次に、回転斜めイオン注入法により、ボロ
ンを加速エネルギー７０ｋｅＶ及び１００ｋｅＶの１×
１０13ｃｍ-2のドーズ量でイオン注入することによって
チャネルドープを行い、次にＣＶＤ法によりゲートポリ
シリコン４を約５００ｎｍ堆積し、開口部を埋め尽く
す。次に平坦化エッチバック法により、ポリスチレン堆
積及びエッチングを行い、厚膜窒化膜１６の上部の窒化
膜酸化膜１８がエッチオフするまでエッチングを行う。
次に露出した厚膜窒化膜１６をホットリン酸により全面
除去し、図１（ｃ）の構造を得る。
ンを加速エネルギー７０ｋｅＶ及び１００ｋｅＶの１×
１０13ｃｍ-2のドーズ量でイオン注入することによって
チャネルドープを行い、次にＣＶＤ法によりゲートポリ
シリコン４を約５００ｎｍ堆積し、開口部を埋め尽く
す。次に平坦化エッチバック法により、ポリスチレン堆
積及びエッチングを行い、厚膜窒化膜１６の上部の窒化
膜酸化膜１８がエッチオフするまでエッチングを行う。
次に露出した厚膜窒化膜１６をホットリン酸により全面
除去し、図１（ｃ）の構造を得る。
【００２１】尚、この時、ゲートポリシリコン４の側壁
には本来不要な窒化膜酸化膜１８の一部が残るが悪影響
はない。次に、ゲートポリシリコン４をマスクとして、
砒素を加速エネルギー２０ｋｅＶ，ドーズ量１×１０15
ｃｍ-2で垂直方向にイオン注入し、浅いソース・ドレイ
ン領域３を形成し、次に、ＣＶＤ法による酸化膜堆積
と、これに引き続くエッチバック法により、ゲートポリ
シリコン４の側壁に沿って立上る膜厚１００ｎｍの側壁
スペーサ膜６を形成し、次に、これをマスクとして、砒
素を加速エネルギー５０ｋｅＶ，ドーズ量１×１０15ｃ
ｍ-2で垂直方向にイオン注入し、深いソース・ドレイン
領域５を形成することによって、図２（ｄ）の構造を得
る。
には本来不要な窒化膜酸化膜１８の一部が残るが悪影響
はない。次に、ゲートポリシリコン４をマスクとして、
砒素を加速エネルギー２０ｋｅＶ，ドーズ量１×１０15
ｃｍ-2で垂直方向にイオン注入し、浅いソース・ドレイ
ン領域３を形成し、次に、ＣＶＤ法による酸化膜堆積
と、これに引き続くエッチバック法により、ゲートポリ
シリコン４の側壁に沿って立上る膜厚１００ｎｍの側壁
スペーサ膜６を形成し、次に、これをマスクとして、砒
素を加速エネルギー５０ｋｅＶ，ドーズ量１×１０15ｃ
ｍ-2で垂直方向にイオン注入し、深いソース・ドレイン
領域５を形成することによって、図２（ｄ）の構造を得
る。
【００２２】次に、ＣＶＤ法により層間絶縁膜８を３０
０ｎｍ形成し、８５０℃，２０分のＮ2アニールを行う
ことによって、前記浅いソース・ドレイン領域３と、深
いソース・ドレイン領域５よりなるソース・ドレイン領
域７の側面の接合の形状が滑らかになる。次に、コンタ
クト形成工程，Ａｌ蒸着及びパターニングにより、電極
金属膜９を形成することによって、図２（ｅ）の最終的
な素子構造を得る。
０ｎｍ形成し、８５０℃，２０分のＮ2アニールを行う
ことによって、前記浅いソース・ドレイン領域３と、深
いソース・ドレイン領域５よりなるソース・ドレイン領
域７の側面の接合の形状が滑らかになる。次に、コンタ
クト形成工程，Ａｌ蒸着及びパターニングにより、電極
金属膜９を形成することによって、図２（ｅ）の最終的
な素子構造を得る。
【００２３】得られた素子構造において、ゲート酸化膜
２の底部分は、基板方向に凸状の曲面をなし、ソース・
ドレイン領域７の底部は、ゲート酸化膜２の底部の最も
基板側に突出した点よりも上方に位置し、ソース・ドレ
イン領域７の側壁部分は、底に近い深い部分がチャネル
側に迫り出し、その上方部分が凹状に湾曲してゲート酸
化膜２との間にポケットを形成した構成となる。このポ
ケット部分は、図３（ｂ）に示したように反転層キャリ
アの流れ１０を受け入れてドレインに分散させるもので
ある。
２の底部分は、基板方向に凸状の曲面をなし、ソース・
ドレイン領域７の底部は、ゲート酸化膜２の底部の最も
基板側に突出した点よりも上方に位置し、ソース・ドレ
イン領域７の側壁部分は、底に近い深い部分がチャネル
側に迫り出し、その上方部分が凹状に湾曲してゲート酸
化膜２との間にポケットを形成した構成となる。このポ
ケット部分は、図３（ｂ）に示したように反転層キャリ
アの流れ１０を受け入れてドレインに分散させるもので
ある。
【００２４】
【発明の効果】本発明によれば、ソース・ドレイン領域
７は、その形状のためにドレイン近傍での電界集中を著
しく低減する効果があり、ホットキャリア劣化の問題を
軽減する上で卓絶した効果を発揮するものである。加え
て、ソース・ドレインは、対称構造となっているが、ソ
ース端でポテンシャル障壁が最も低いのは表面であり、
従ってソース・ドレイン領域７の側壁の形状は、その領
域がドレインとして用いられたときのみ有効であること
ができる。
７は、その形状のためにドレイン近傍での電界集中を著
しく低減する効果があり、ホットキャリア劣化の問題を
軽減する上で卓絶した効果を発揮するものである。加え
て、ソース・ドレインは、対称構造となっているが、ソ
ース端でポテンシャル障壁が最も低いのは表面であり、
従ってソース・ドレイン領域７の側壁の形状は、その領
域がドレインとして用いられたときのみ有効であること
ができる。
【００２５】即ち、ソース端の形状は、悪影響を及ぼさ
ず、そのことを利用して、デバイス構造を対称構造とす
ることができ、トランスファーゲートのようなソースと
ドレインを動的に役割交換しながら用いられる回路素子
としても使用可能であり、現在の集積回路のセルライブ
ラリ資産を継承することが可能である。
ず、そのことを利用して、デバイス構造を対称構造とす
ることができ、トランスファーゲートのようなソースと
ドレインを動的に役割交換しながら用いられる回路素子
としても使用可能であり、現在の集積回路のセルライブ
ラリ資産を継承することが可能である。
【００２６】また、ソース・ドレイン領域７の底部がチ
ャネルの最も低い場所より高い位置にあり、かつ、その
端部がチャネルから離れた形状をしているため、両端部
の間の距離をより長くでき、この二つの特徴のため、パ
ンチスルー抑制に卓絶した効果を発揮するものである。
ャネルの最も低い場所より高い位置にあり、かつ、その
端部がチャネルから離れた形状をしているため、両端部
の間の距離をより長くでき、この二つの特徴のため、パ
ンチスルー抑制に卓絶した効果を発揮するものである。
【図１】（ａ）〜（ｃ）は、本発明のＭＯＳＦＥＴの製
造方法の前段を工程順に示す図である。
造方法の前段を工程順に示す図である。
【図２】（ｄ），（ｅ）は、本発明のＭＯＳＦＥＴの製
造方法の後段を工程順に示す図である。
造方法の後段を工程順に示す図である。
【図３】（ａ）は、従来のＵ−ＭＯＳのドレイン近傍に
おける反転層キャリアの流れを、（ｂ）は、本発明のＵ
−ＭＯＳのドレイン近傍における反転層キャリアの流れ
を、それぞれ示す概略図である。
おける反転層キャリアの流れを、（ｂ）は、本発明のＵ
−ＭＯＳのドレイン近傍における反転層キャリアの流れ
を、それぞれ示す概略図である。
１ Ｓｉ基板 ２ ゲート酸化膜 ３ 浅いソース・ドレイン領域 ４ ゲートポリシリコン ５ 深いソース・ドレイン領域 ６ 側壁スペーサ膜 ７ ソース・ドレイン領域 ８ 層間絶縁膜 ９ 電極金属膜 １０ 反転層キャリアの流れ １６ 厚膜窒化膜 １７ パッド酸化膜 １８ 窒化膜酸化膜
【手続補正書】
【提出日】平成４年９月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】本発明の目的は、このような欠点を解消も
しくは軽減し、ＭＩＳＦＥＴの一層の高速化のための信
頼性確保に寄与するとともに、将来の超微細な素子実現
に寄与し得るＭＩＳＦＥＴの構造およびその製造方法を
提供することにある。
しくは軽減し、ＭＩＳＦＥＴの一層の高速化のための信
頼性確保に寄与するとともに、将来の超微細な素子実現
に寄与し得るＭＩＳＦＥＴの構造およびその製造方法を
提供することにある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置においては、ソース・ドレ
イン領域の間に、ゲート絶縁膜で覆われたゲートポリシ
リコンを有するＭＩＳＦＥＴであって、ゲート絶縁膜の
底部分は、基板方向に凸状の曲面をなし、ソース・ドレ
イン領域の底部は、前記ゲート絶縁膜の底部の最も基板
側に突出した点より上方に位置し、少なくともドレイン
領域の側壁部分は、底に近い深い部分がチャネル側に迫
り出し、その上方部分が凹状に湾曲してゲート絶縁膜と
の間にポケットを形成するものである。
め、本発明による半導体装置においては、ソース・ドレ
イン領域の間に、ゲート絶縁膜で覆われたゲートポリシ
リコンを有するＭＩＳＦＥＴであって、ゲート絶縁膜の
底部分は、基板方向に凸状の曲面をなし、ソース・ドレ
イン領域の底部は、前記ゲート絶縁膜の底部の最も基板
側に突出した点より上方に位置し、少なくともドレイン
領域の側壁部分は、底に近い深い部分がチャネル側に迫
り出し、その上方部分が凹状に湾曲してゲート絶縁膜と
の間にポケットを形成するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】
【発明の効果】本発明によれば、ドレイン領域７は、そ
の形状のためにドレイン近傍での電界集中を著しく低減
する効果があり、ホットキャリア劣化の問題を軽減する
上で卓絶した効果を発揮するものである。なお図２に示
した実施例２では、ソース・ドレインは、対称構造とな
っているが、ソース端でポテンシャル障壁が最も低いの
は表面であり、従ってソース・ドレイン領域７の側壁の
形状は、ドレインとして用いたときのみ有効である。
の形状のためにドレイン近傍での電界集中を著しく低減
する効果があり、ホットキャリア劣化の問題を軽減する
上で卓絶した効果を発揮するものである。なお図２に示
した実施例２では、ソース・ドレインは、対称構造とな
っているが、ソース端でポテンシャル障壁が最も低いの
は表面であり、従ってソース・ドレイン領域７の側壁の
形状は、ドレインとして用いたときのみ有効である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】しかし、ソース端の形状をドレインと同じ
にしてもデバイス特性には、悪影響を及ぼさず、そのこ
とを利用して、デバイス構造を対称構造とすることがで
き、トランスファーゲートのようなソースとドレインを
動的に役割交換しながら用いられる回路素子としても使
用可能であり、現在の集積回路のセルライブラリ資産を
継承することが可能である。
にしてもデバイス特性には、悪影響を及ぼさず、そのこ
とを利用して、デバイス構造を対称構造とすることがで
き、トランスファーゲートのようなソースとドレインを
動的に役割交換しながら用いられる回路素子としても使
用可能であり、現在の集積回路のセルライブラリ資産を
継承することが可能である。
Claims (2)
- 【請求項１】 ソース・ドレイン領域の間に、ゲート酸
化膜で覆われたゲートポリシリコンを有するＭＯＳＦＥ
Ｔであって、 ゲート酸化膜の底部分は、基板方向に凸状の曲面をな
し、 ソース・ドレイン領域の底部は、前記ゲート酸化膜の底
部の最も基板側に突出した点より上方に位置し、 ソース・ドレイン領域の側壁部分は、底に近い深い部分
がチャネル側に迫り出し、その上方部分が凹状に湾曲し
てゲート酸化膜との間にポケットを形成するものである
ことを特徴とする半導体装置。 - 【請求項２】 Ｓｉ基板上にパッド酸化膜を形成し、前
記パッド酸化膜上に厚膜窒化膜を堆積し、前記厚膜窒化
膜を、ゲートパターンの反転パターンによりパターニン
グする工程と、 パターニングされた前記厚膜窒化膜をマスクとして前記
パッド酸化膜をパターニングし、引き続き、前記Ｓｉ基
板をあらかじめ定められた一定の深さまでエッチングし
て溝を形成し、熱酸化法により、露出している前記Ｓｉ
基板上にゲート酸化膜を、また、前記厚膜窒化膜の上面
及び側面に窒化膜酸化膜を同時に形成する工程と、 溝の開口部にポリシリコンを充填してその上面が前記厚
膜窒化膜の上面に等しいか高くなるまで堆積し、平坦化
エッチバック法により前記厚膜窒化膜の上面にある窒化
膜酸化膜までエッチバックし、次に前記厚膜窒化膜を除
去する工程と、 ソース・ドレイン領域を、まず、垂直低エネルギーイオ
ン注入法によって第一の浅いソース・ドレイン領域を形
成し、引き続き、ゲート側壁膜を形成した後に垂直高エ
ネルギーイオン注入法によって第二の深いソース・ドレ
イン領域を形成することによって形成する工程と、 層間絶縁膜を形成し、コンタクトホールを形成し、電極
金属膜を形成し、配線パターンを形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038489A JPH05206459A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置およびその製造方法 |
| US08/010,284 US5338958A (en) | 1992-01-29 | 1993-01-28 | Semicondcutor device with high speed field effect transistor structure reducing concentrations of electric field near drain region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038489A JPH05206459A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206459A true JPH05206459A (ja) | 1993-08-13 |
Family
ID=12526678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038489A Pending JPH05206459A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5338958A (ja) |
| JP (1) | JPH05206459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655786A3 (en) * | 1993-11-30 | 1996-02-28 | Sony Corp | Gate electrode formed in trench and manufacturing method. |
| JP2008135458A (ja) * | 2006-11-27 | 2008-06-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US7655522B2 (en) | 2004-11-02 | 2010-02-02 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor (MOS) transistor having a recessed gate electrode and methods of fabricating the same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950013790B1 (ko) * | 1992-12-02 | 1995-11-16 | 현대전자산업주식회사 | 트렌치 구조를 이용한 불균일 도우핑 채널을 갖는 모스 트랜지스터(mosfet) 및 그 제조 방법 |
| KR0123434B1 (ko) * | 1994-02-07 | 1997-11-26 | 천성순 | 실리콘 웨이퍼에서의 부정합전위의 발생을 억제화하기 위한 링패턴 형성방법 및 그 구조 |
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
| US6124608A (en) * | 1997-12-18 | 2000-09-26 | Advanced Micro Devices, Inc. | Non-volatile trench semiconductor device having a shallow drain region |
| JPH11284060A (ja) * | 1998-03-27 | 1999-10-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US6614074B2 (en) | 1998-06-05 | 2003-09-02 | International Business Machines Corporation | Grooved planar DRAM transfer device using buried pocket |
| KR100282452B1 (ko) * | 1999-03-18 | 2001-02-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680603A (en) * | 1985-04-12 | 1987-07-14 | General Electric Company | Graded extended drain concept for reduced hot electron effect |
| JPH02110973A (ja) * | 1988-10-19 | 1990-04-24 | Toshiba Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH02153572A (ja) * | 1988-12-05 | 1990-06-13 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1992
- 1992-01-29 JP JP4038489A patent/JPH05206459A/ja active Pending
-
1993
- 1993-01-28 US US08/010,284 patent/US5338958A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655786A3 (en) * | 1993-11-30 | 1996-02-28 | Sony Corp | Gate electrode formed in trench and manufacturing method. |
| US7655522B2 (en) | 2004-11-02 | 2010-02-02 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor (MOS) transistor having a recessed gate electrode and methods of fabricating the same |
| US8039876B2 (en) | 2004-11-02 | 2011-10-18 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor (MOS) transistors having a recessed gate electrode |
| US8487352B2 (en) | 2004-11-02 | 2013-07-16 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor (MOS) transistors having a recessed gate electrode |
| JP2008135458A (ja) * | 2006-11-27 | 2008-06-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5338958A (en) | 1994-08-16 |
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