JPH05206732A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH05206732A JPH05206732A JP1198892A JP1198892A JPH05206732A JP H05206732 A JPH05206732 A JP H05206732A JP 1198892 A JP1198892 A JP 1198892A JP 1198892 A JP1198892 A JP 1198892A JP H05206732 A JPH05206732 A JP H05206732A
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- Japan
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- frequency
- circuit
- triangular wave
- frequency synthesizer
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ダイレクトディジタルシンセサイザの回路規
模と消費電力とを低減すること。 【構成】 加算器６は、その出力として入力と時刻とに
比例した鋸波状の波形を発生する。三角波変換回路１０
は、この鋸波状の波形を三角波に変換し、Ｄ／Ａ変換器
８は、この三角波をアナログ値に変換したサンプル値を
出力する。直線補間回路１１は、前記サンプル値相互間
を時間に対して直線的に補間する。コンパレータ１２
は、直線補間された信号のゼロクロスタイミングを求め
るので、ジッタのない信号を出力することができる。本
発明によれば、ｓｉｎ、ｃｏｓ変換回路と理想的低域フ
ィルタの代わりに、三角波変換回路と直線補間回路とを
使用するため、回路規模と消費電力を低減することがで
きる。
模と消費電力とを低減すること。 【構成】 加算器６は、その出力として入力と時刻とに
比例した鋸波状の波形を発生する。三角波変換回路１０
は、この鋸波状の波形を三角波に変換し、Ｄ／Ａ変換器
８は、この三角波をアナログ値に変換したサンプル値を
出力する。直線補間回路１１は、前記サンプル値相互間
を時間に対して直線的に補間する。コンパレータ１２
は、直線補間された信号のゼロクロスタイミングを求め
るので、ジッタのない信号を出力することができる。本
発明によれば、ｓｉｎ、ｃｏｓ変換回路と理想的低域フ
ィルタの代わりに、三角波変換回路と直線補間回路とを
使用するため、回路規模と消費電力を低減することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、周波数シンセサイザに
係り、特に、正確かつ任意の周波数を発生させることの
できる周波数シンセサイザに関する。
係り、特に、正確かつ任意の周波数を発生させることの
できる周波数シンセサイザに関する。
【０００２】
【従来の技術】正確かつ任意の周波数を発振する周波数
発振器に関する従来技術として、例えば、水晶発振器等
の発振周波数を基準周波数として用いるＰＬＬ（位相制
御ループ）回路を用いる周波数発生方法が知られてい
る。
発振器に関する従来技術として、例えば、水晶発振器等
の発振周波数を基準周波数として用いるＰＬＬ（位相制
御ループ）回路を用いる周波数発生方法が知られてい
る。
【０００３】図８はこの従来技術の構成を示すブロック
図である。図８において、１は１／ｍ分周器、２は１／
ｎ分周器、３は位相比較器、４はループフィルタ、５は
電圧制御発振器（ＶＣＯ）である。
図である。図８において、１は１／ｍ分周器、２は１／
ｎ分周器、３は位相比較器、４はループフィルタ、５は
電圧制御発振器（ＶＣＯ）である。
【０００４】図示従来技術は、１／ｍ分周器１により入
力周波数ｆi を１／ｍ分周した周波数と、１／ｎ分周器
２により出力周波数ｆo を１／ｎ分周した周波数とを位
相比較器３により比較し、その結果をループフィルタ４
を経てＶＣＯ５に接続し、これにより、ＶＣＯ５より、
ｆo＝ｆi・ｎ／ｍ なる周波数を出力させるものであ
る。
力周波数ｆi を１／ｍ分周した周波数と、１／ｎ分周器
２により出力周波数ｆo を１／ｎ分周した周波数とを位
相比較器３により比較し、その結果をループフィルタ４
を経てＶＣＯ５に接続し、これにより、ＶＣＯ５より、
ｆo＝ｆi・ｎ／ｍ なる周波数を出力させるものであ
る。
【０００５】この従来技術は、出力周波数ｆoが入力周
波数ｆiに比例するので、入力周波数ｆi を水晶発振器
等により正確に保つことにより、正確な周波数を合成す
ることができるものである。
波数ｆiに比例するので、入力周波数ｆi を水晶発振器
等により正確に保つことにより、正確な周波数を合成す
ることができるものである。
【０００６】しかし、この従来技術は、周波数の分解能
を向上させるためにはｍとｎとの値を大きくする必要が
あり、位相比較する周波数（ｆi／ｍ、ｆo／ｎ）が低く
なるため、ＰＬＬ回路の収束速度が遅くなり、ＰＬＬ回
路の安定性も悪くなるという問題点を有している。
を向上させるためにはｍとｎとの値を大きくする必要が
あり、位相比較する周波数（ｆi／ｍ、ｆo／ｎ）が低く
なるため、ＰＬＬ回路の収束速度が遅くなり、ＰＬＬ回
路の安定性も悪くなるという問題点を有している。
【０００７】ＰＬＬ回路を使用してこのような問題点を
解決する他の技術として、ＰＬＬ回路を多段に使用する
方法も知られているが、この方法は、回路が複雑になり
設計が複雑であるという問題点を有している。
解決する他の技術として、ＰＬＬ回路を多段に使用する
方法も知られているが、この方法は、回路が複雑になり
設計が複雑であるという問題点を有している。
【０００８】前述のような問題点を解決する他の従来技
術として、ダイレクトディジタルシンセサイズ方式が知
られている。
術として、ダイレクトディジタルシンセサイズ方式が知
られている。
【０００９】図９はダイレクトディジタルシンセサイズ
方式による従来技術の構成を示すブロック図である。図
９において、６は加算器、７はＲＯＭ、８はＤ／Ａ変換
器、９はローパスフィルタ（ＬＰＦ）である。
方式による従来技術の構成を示すブロック図である。図
９において、６は加算器、７はＲＯＭ、８はＤ／Ａ変換
器、９はローパスフィルタ（ＬＰＦ）である。
【００１０】図９に示す従来技術は、発生すべき周波数
に対応する数値を入力として加算器６に与え、これを加
算器６により積分して周波数と時間とに比例した数値を
加算器６から出力させ、この数値をＳｉｎ関数、あるい
は、Ｃｏｓ関数を記憶したＲＯＭ（読みだし専用メモ
リ）７のアドレスに入力することにより、ＲＯＭ出力か
ら正弦波を得るというものである。そして、この従来技
術は、ＲＯＭ７の出力を電圧信号として取り出すため
に、Ｄ／Ａ変換器８とサンプリング周波数のおよそ１／
２のカットオフ周波数を持つＬＰＦ９とが設けられてい
る。
に対応する数値を入力として加算器６に与え、これを加
算器６により積分して周波数と時間とに比例した数値を
加算器６から出力させ、この数値をＳｉｎ関数、あるい
は、Ｃｏｓ関数を記憶したＲＯＭ（読みだし専用メモ
リ）７のアドレスに入力することにより、ＲＯＭ出力か
ら正弦波を得るというものである。そして、この従来技
術は、ＲＯＭ７の出力を電圧信号として取り出すため
に、Ｄ／Ａ変換器８とサンプリング周波数のおよそ１／
２のカットオフ周波数を持つＬＰＦ９とが設けられてい
る。
【００１１】この従来技術は、加算器６の演算精度を高
め、回路の動作周波数（サンプリング周波数）を正確に
することにより、正確な任意の周波数を合成することが
可能である。
め、回路の動作周波数（サンプリング周波数）を正確に
することにより、正確な任意の周波数を合成することが
可能である。
【００１２】しかし、前記従来技術は、合成しようとす
る周波数が高くなり、サンプリング周波数の１／２に近
くになると、Ｄ／Ａ変換器８の出力サンプルを精度良く
補間する必要があるため、ＬＰＦ９として理想的なＬＰ
Ｆを用いるか、あるいは、サンプリング周波数を高く設
計する必要がある。このような手段を講じない場合、前
記従来技術は、補間誤差により位相にジッタを発生する
という問題点を生じさせてしまう。このため、この従来
技術は、合成する周波数の上限が原理的にはサンプリン
グ周波数の１／２であり、ジッタ仕様に依存するが、実
用上はサンプリング周波数の１／４程度が限界である。
る周波数が高くなり、サンプリング周波数の１／２に近
くになると、Ｄ／Ａ変換器８の出力サンプルを精度良く
補間する必要があるため、ＬＰＦ９として理想的なＬＰ
Ｆを用いるか、あるいは、サンプリング周波数を高く設
計する必要がある。このような手段を講じない場合、前
記従来技術は、補間誤差により位相にジッタを発生する
という問題点を生じさせてしまう。このため、この従来
技術は、合成する周波数の上限が原理的にはサンプリン
グ周波数の１／２であり、ジッタ仕様に依存するが、実
用上はサンプリング周波数の１／４程度が限界である。
【００１３】
【発明が解決しようとする課題】前記ダイレクトディジ
タルシンセサイズ方式による従来技術は、正弦波を補間
してジッタを低減するために、ＲＯＭ、ＬＰＦ等を必要
とし、ハードウエア量が多く、このために消費電力も大
きいという問題点を有している。
タルシンセサイズ方式による従来技術は、正弦波を補間
してジッタを低減するために、ＲＯＭ、ＬＰＦ等を必要
とし、ハードウエア量が多く、このために消費電力も大
きいという問題点を有している。
【００１４】本発明の目的は、前記従来技術の問題点を
解決し、ハードウエア量を低減することができ、消費電
力の低減を図ることができるＲＯＭを使用しない周波数
シンセサイザを提供することにある。
解決し、ハードウエア量を低減することができ、消費電
力の低減を図ることができるＲＯＭを使用しない周波数
シンセサイザを提供することにある。
【００１５】
【課題を解決するための手段】本発明によれば前記目的
は、正弦波の代わりに三角波を発生させ、これを直線補
間するようにすることにより、また、三角波の発生をＲ
ＯＭを使用せずに簡単な論理回路で行うようにすること
により達成される。
は、正弦波の代わりに三角波を発生させ、これを直線補
間するようにすることにより、また、三角波の発生をＲ
ＯＭを使用せずに簡単な論理回路で行うようにすること
により達成される。
【００１６】
【作用】正弦波の代わりに三角波を直線補間するように
することにより、サンプリング周波数の１／４までの合
成周波数に対し従来と同等のジッタの周波数を生成する
ことができる。また、三角波の発生は、ＲＯＭを必要と
せず、簡単な論理回路で合成することができ、直線補間
を行えばよいので、この補間も簡単な回路で行うことが
できる。
することにより、サンプリング周波数の１／４までの合
成周波数に対し従来と同等のジッタの周波数を生成する
ことができる。また、三角波の発生は、ＲＯＭを必要と
せず、簡単な論理回路で合成することができ、直線補間
を行えばよいので、この補間も簡単な回路で行うことが
できる。
【００１７】
【実施例】以下、本発明による周波数シンセサイザの実
施例を図面により詳細に説明する。
施例を図面により詳細に説明する。
【００１８】図１はに本発明の第１の実施例の構成を示
すブロック図、図２は直線補間回路の出力波形を説明す
る図である。図１において、１０は三角波変換回路、１
１は直線補間回路、１２はコンパレータであり、他の符
号は図９の場合と同一である。
すブロック図、図２は直線補間回路の出力波形を説明す
る図である。図１において、１０は三角波変換回路、１
１は直線補間回路、１２はコンパレータであり、他の符
号は図９の場合と同一である。
【００１９】図１に示す本発明の第１の実施例におい
て、入力信号として、出力周波数に対応させた値が加算
器６に入力される。加算器６は、その動作周波数（サン
プリング周波数）毎に入力される数値と前回の加算結果
とを加算していき、加算を行う毎に大きな数値を出力
し、加算器結果が表現可能な値を越えた場合、通常の加
算器と同様に、越えた量だけを加算結果として出力す
る。この結果、加算器６は、その出力として入力と時刻
とに比例した鋸波状の波形を発生する。
て、入力信号として、出力周波数に対応させた値が加算
器６に入力される。加算器６は、その動作周波数（サン
プリング周波数）毎に入力される数値と前回の加算結果
とを加算していき、加算を行う毎に大きな数値を出力
し、加算器結果が表現可能な値を越えた場合、通常の加
算器と同様に、越えた量だけを加算結果として出力す
る。この結果、加算器６は、その出力として入力と時刻
とに比例した鋸波状の波形を発生する。
【００２０】三角波変換回路１０は、加算器６より出力
された鋸波状の波形を三角波に変換してＤ／Ａ変換器８
に対して出力する。Ｄ／Ａ変換器８は、この値をアナロ
グ値に変換する。これらの値は、回路が動作するたびに
得られるサンプル値であるため、時間的にとびとびのタ
イミングの波形として出力されることになる。
された鋸波状の波形を三角波に変換してＤ／Ａ変換器８
に対して出力する。Ｄ／Ａ変換器８は、この値をアナロ
グ値に変換する。これらの値は、回路が動作するたびに
得られるサンプル値であるため、時間的にとびとびのタ
イミングの波形として出力されることになる。
【００２１】直線補間回路１１は、前記サンプル値相互
間を時間に対して直線的に補間する回路である。直線補
間回路１１の手前におけるＤ／Ａ変換器８の信号波形
は、サンプルが時間に対して階段状に変化するため、波
形のゼロクロスタイミングはサンプルタイミングより小
さい精度にすることができない。そのため、一般には、
合成する周波数が高くなる程ジッタが増加することにな
る。しかし、図１に示す本発明の実施例は、直線補間回
路１１を用いてサンプル相互間を補間しているので、サ
ンプル相互間が時間的に直線で結ばれる。
間を時間に対して直線的に補間する回路である。直線補
間回路１１の手前におけるＤ／Ａ変換器８の信号波形
は、サンプルが時間に対して階段状に変化するため、波
形のゼロクロスタイミングはサンプルタイミングより小
さい精度にすることができない。そのため、一般には、
合成する周波数が高くなる程ジッタが増加することにな
る。しかし、図１に示す本発明の実施例は、直線補間回
路１１を用いてサンプル相互間を補間しているので、サ
ンプル相互間が時間的に直線で結ばれる。
【００２２】このため、本発明の第１の実施例は、正確
なゼロクロスタイミングを実現することができ、ジッタ
を小さくすることができる。
なゼロクロスタイミングを実現することができ、ジッタ
を小さくすることができる。
【００２３】直線補間回路１１の出力波形は、図２に示
すような波形であり、図２から判るように、合成すべき
三角波とサンプルタイミングとの時間関係に関わらず、
直線補間によるゼロクロスタイミングが変わることがな
い。このような特長は、合成周波数がサンプル周波数の
１／４以下の場合に成り立つ。
すような波形であり、図２から判るように、合成すべき
三角波とサンプルタイミングとの時間関係に関わらず、
直線補間によるゼロクロスタイミングが変わることがな
い。このような特長は、合成周波数がサンプル周波数の
１／４以下の場合に成り立つ。
【００２４】前述のようにして得ることができた直線補
間回路１１の出力は、コンパレータ１２に入力され、コ
ンパレータ１２にゼロクロスタイミングを求めさせるこ
とにより、ジッタの小さい出力波形に合成することがで
きる図３は本発明の第２の実施例の構成を示すブロック
図、図４は各レジスタの出力値の時間変化、すなわち、
出力波形を示す図、図５は直線補間回路の動作を説明す
る図、図６はＰＬＬ回路の動作を説明する図である。図
３において、１３、１４はサンプルホールド回路、１５
は積分器、１６はＰＬＬ回路であり、他の符号は図１の
場合と同一である。
間回路１１の出力は、コンパレータ１２に入力され、コ
ンパレータ１２にゼロクロスタイミングを求めさせるこ
とにより、ジッタの小さい出力波形に合成することがで
きる図３は本発明の第２の実施例の構成を示すブロック
図、図４は各レジスタの出力値の時間変化、すなわち、
出力波形を示す図、図５は直線補間回路の動作を説明す
る図、図６はＰＬＬ回路の動作を説明する図である。図
３において、１３、１４はサンプルホールド回路、１５
は積分器、１６はＰＬＬ回路であり、他の符号は図１の
場合と同一である。
【００２５】図３に示す本発明の第２の実施例は、図１
における三角波変換回路１０及び直線補間回路１１を具
体的な回路構成とし、コンパレータ１２の出力にｎ倍の
ＰＬＬ回路１６を接続して、ｎ倍の周波数の電圧Ｇを得
ることができるように構成したものである。
における三角波変換回路１０及び直線補間回路１１を具
体的な回路構成とし、コンパレータ１２の出力にｎ倍の
ＰＬＬ回路１６を接続して、ｎ倍の周波数の電圧Ｇを得
ることができるように構成したものである。
【００２６】この図３において、三角波変換回路１０
は、加算器６の出力がセットされるレジスタＢからの信
号の最上位ビットと最上位ビット以外のビットのそれぞ
れとの排他的論理和を取る複数のイクスクルーシブオア
ＥＯＲにより構成され、また、直線補間回路１１は、Ｄ
／Ａ変換器８の出力電圧Ｄをサンプルホールドするサン
プルホールド回路１３と、直線補間回路１１の出力電圧
Ｅをサンプルホールドするサンプルホールド回路１４
と、これらのサンプルホールド回路の出力を受けて、積
分を行いその結果を直線補間回路の出力電圧Ｅとする積
分器１５とにより構成される。
は、加算器６の出力がセットされるレジスタＢからの信
号の最上位ビットと最上位ビット以外のビットのそれぞ
れとの排他的論理和を取る複数のイクスクルーシブオア
ＥＯＲにより構成され、また、直線補間回路１１は、Ｄ
／Ａ変換器８の出力電圧Ｄをサンプルホールドするサン
プルホールド回路１３と、直線補間回路１１の出力電圧
Ｅをサンプルホールドするサンプルホールド回路１４
と、これらのサンプルホールド回路の出力を受けて、積
分を行いその結果を直線補間回路の出力電圧Ｅとする積
分器１５とにより構成される。
【００２７】図３において、コンパレータ１２の出力電
圧Ｆを合成する周波数とする場合、これに対応する数値
がレジスタＡに予めセットされる。加算器６の出力がセ
ットされるレジスタＢのビット長をＬビットとすれば、
合成周波数がサンプル周波数の最大１／４であるので、
レジスタＡのビット長は、Ｌ−１ビットあれば充分であ
る。いま、電圧Ｆの合成周波数をｆo、その周波数分解
能をｆd、回路の動作周波数、すなわち、サンプル周波
数をｆs 、レジスタＡの値をａとすると次式が成り立
つ。
圧Ｆを合成する周波数とする場合、これに対応する数値
がレジスタＡに予めセットされる。加算器６の出力がセ
ットされるレジスタＢのビット長をＬビットとすれば、
合成周波数がサンプル周波数の最大１／４であるので、
レジスタＡのビット長は、Ｌ−１ビットあれば充分であ
る。いま、電圧Ｆの合成周波数をｆo、その周波数分解
能をｆd、回路の動作周波数、すなわち、サンプル周波
数をｆs 、レジスタＡの値をａとすると次式が成り立
つ。
【００２８】 ｆo＝ｆs・ａ／２＾Ｌ ｆd＝ｆs／２＾Ｌ ただし ＾ はべき乗を表す。
【００２９】前述は電圧Ｆについてであったが、電圧Ｇ
についてみれば、その合成周波数と周波数分解能は、Ｐ
ＬＬ回路１６の周波数倍率をｎとすると、それぞれ前記
式のｎ倍となる。
についてみれば、その合成周波数と周波数分解能は、Ｐ
ＬＬ回路１６の周波数倍率をｎとすると、それぞれ前記
式のｎ倍となる。
【００３０】次に、前述の本発明の第２の実施例におけ
る、各構成回路について説明する。
る、各構成回路について説明する。
【００３１】三角波変換回路には、アナログ波形の所要
精度に応じて加算器６の出力がセットされるレジスタＢ
の上位ｍ＋１ビットが入力される。図示実施例は、この
レジスタＢの最上位のビットが“１”のとき、下位ビッ
トをＥＯＲにより反転して鋸波状の入力波形を三角波に
変換し、これをレジスタＣに出力している。
精度に応じて加算器６の出力がセットされるレジスタＢ
の上位ｍ＋１ビットが入力される。図示実施例は、この
レジスタＢの最上位のビットが“１”のとき、下位ビッ
トをＥＯＲにより反転して鋸波状の入力波形を三角波に
変換し、これをレジスタＣに出力している。
【００３２】これにより、レジスタＣ内に得られたｍビ
ットの三角波のサンプルは、Ｄ／Ａコンバータ８により
アナログ値に変換され電圧Ｄとして出力される。
ットの三角波のサンプルは、Ｄ／Ａコンバータ８により
アナログ値に変換され電圧Ｄとして出力される。
【００３３】前述した動作時の各レジスタＡ、Ｂ、Ｃの
波形が図４に示されている。この図には、時刻ｔにレジ
スタＡの値を変化させた場合に、瞬時に出力周波数がレ
ジスタＡの値に対応して変化するすることが示されてい
る。
波形が図４に示されている。この図には、時刻ｔにレジ
スタＡの値を変化させた場合に、瞬時に出力周波数がレ
ジスタＡの値に対応して変化するすることが示されてい
る。
【００３４】直線補間回路１１は、入力の電圧Ｄと出力
の電圧Ｅとをサンプルホールドし、その差を時間的に積
分することにより次の動作タイミングまで直線的に補間
する動作を行っており、図５に示すように、階段状に変
化する電圧Ｄに対して直線状に変化する電圧Ｅを出力す
ることができる。この補間回路１１内の積分器１５は、
そのゲインを回路の動作周波数に応じて調整する必要が
あるが、このゲインは、合成周波数には依存しないので
固定した値とすることができる。
の電圧Ｅとをサンプルホールドし、その差を時間的に積
分することにより次の動作タイミングまで直線的に補間
する動作を行っており、図５に示すように、階段状に変
化する電圧Ｄに対して直線状に変化する電圧Ｅを出力す
ることができる。この補間回路１１内の積分器１５は、
そのゲインを回路の動作周波数に応じて調整する必要が
あるが、このゲインは、合成周波数には依存しないので
固定した値とすることができる。
【００３５】前述のようにして、直線補回路１１より得
られた三角波の電圧Ｅは、そのゼロクロスタイミングが
コンパレータ１２により求められ、コンパレータ１２よ
り電圧Ｆとして出力される。
られた三角波の電圧Ｅは、そのゼロクロスタイミングが
コンパレータ１２により求められ、コンパレータ１２よ
り電圧Ｆとして出力される。
【００３６】さらに、この電圧Ｆは、ＰＬＬ回路１６を
用いてｎ倍の周波数の電圧Ｇに合成される。これらの電
圧Ｅ、Ｆ、Ｇの波形は、図６に示すようになる。この例
では、ＰＬＬ回路１６の倍数ｎをｎ＝２として示してい
る。
用いてｎ倍の周波数の電圧Ｇに合成される。これらの電
圧Ｅ、Ｆ、Ｇの波形は、図６に示すようになる。この例
では、ＰＬＬ回路１６の倍数ｎをｎ＝２として示してい
る。
【００３７】前述した本発明の第２の実施例は、ＰＬＬ
回路１６を使用することにより、サンプル周波数よりも
高い周波数を発生させることができる。
回路１６を使用することにより、サンプル周波数よりも
高い周波数を発生させることができる。
【００３８】前述においては、コンパレータの出力をＰ
ＬＬ回路に入力するとしたが、直線補間回路の出力をＰ
ＬＬ回路に入力するようにしてもよい。
ＬＬ回路に入力するとしたが、直線補間回路の出力をＰ
ＬＬ回路に入力するようにしてもよい。
【００３９】図７は本発明の第３の実施例の構成を示す
ブロック図である。図７において、１７は周波数シンセ
サイザ、１８は帯域フィルタ、１９は乗算器である。
ブロック図である。図７において、１７は周波数シンセ
サイザ、１８は帯域フィルタ、１９は乗算器である。
【００４０】図７に示す本発明の第３の実施例は、前述
した本発明の第１または第２の実施例による周波数シン
セサイザ１７により得られた周波数ｆ1 と、他の安定な
周波数ｆ2 とを、乗算器１９により乗算しその結果を帯
域フィルタ１８を介して出力させるようにしたものであ
る。すなわち、この実施例は、周波数シンセサイザ１７
により得られた周波数ｆ1 をヘテロダイン検波すること
により、ｆ1＋ｆ2、または、ｆ1−ｆ2の周波数を持つ電
圧を合成することができるようにしたものである。
した本発明の第１または第２の実施例による周波数シン
セサイザ１７により得られた周波数ｆ1 と、他の安定な
周波数ｆ2 とを、乗算器１９により乗算しその結果を帯
域フィルタ１８を介して出力させるようにしたものであ
る。すなわち、この実施例は、周波数シンセサイザ１７
により得られた周波数ｆ1 をヘテロダイン検波すること
により、ｆ1＋ｆ2、または、ｆ1−ｆ2の周波数を持つ電
圧を合成することができるようにしたものである。
【００４１】前述した本発明の第３の実施例によれば、
サンプル周波数よりも高く、周波数分解能の高い信号を
発生させることができる。
サンプル周波数よりも高く、周波数分解能の高い信号を
発生させることができる。
【００４２】なお、前述では、ヘテロダイン検波する信
号を、シンセサイザの出力信号としたが、直線補間回路
の出力信号をヘテロダイン検波するようにしてもよい。
号を、シンセサイザの出力信号としたが、直線補間回路
の出力信号をヘテロダイン検波するようにしてもよい。
【００４３】また、前述した本発明の各実施例は、加算
器が鋸波状の電圧信号を出力するものとしたが、本発明
は、この加算器を出力すべき波形の位相を計算する演算
器とし、この位相に対応する三角波を発生させ、前回発
生させた三角波との間を時間的に直線補間するようにし
てもよい。
器が鋸波状の電圧信号を出力するものとしたが、本発明
は、この加算器を出力すべき波形の位相を計算する演算
器とし、この位相に対応する三角波を発生させ、前回発
生させた三角波との間を時間的に直線補間するようにし
てもよい。
【００４４】
【発明の効果】以上説明したように本発明によれば、Ｒ
ＯＭを使用する必要がないため、回路の規模と消費電力
を削減することができ経済的に周波数シンセサイザを構
成することができる。また、直線補間回路の働きによ
り、サンプル周波数の１／４までの合成波形のジッタを
低減することができ性能のよい周波数シンセサイザを得
ることができる。
ＯＭを使用する必要がないため、回路の規模と消費電力
を削減することができ経済的に周波数シンセサイザを構
成することができる。また、直線補間回路の働きによ
り、サンプル周波数の１／４までの合成波形のジッタを
低減することができ性能のよい周波数シンセサイザを得
ることができる。
【００４５】本発明によれば、さらに、ＰＬＬ回路、ヘ
テロダイン検波等を併用することにより、サンプル周波
数を超える周波数を精度よく合成することができる。
テロダイン検波等を併用することにより、サンプル周波
数を超える周波数を精度よく合成することができる。
【図１】図１はに本発明の第１の実施例の構成を示すブ
ロック図である。
ロック図である。
【図２】図２は直線補間回路の出力波形を説明する図で
ある。
ある。
【図３】図３は本発明の第２の実施例の構成を示すブロ
ック図である。
ック図である。
【図４】図４は各レジスタの出力値の時間変化、すなわ
ち、出力波形を示す図である。
ち、出力波形を示す図である。
【図５】図５は直線補間回路の動作を説明する図であ
る。
る。
【図６】図６はＰＬＬの動作を説明する図である。
【図７】図７は本発明の第３の実施例の構成を示すブロ
ック図である。
ック図である。
【図８】図８は従来技術の構成例を示すブロック図であ
る。
る。
【図９】図９は従来技術の他の構成例を示すブロック図
である。
である。
１ １／ｍ分周器 ２ １／ｎ分周器 ３ 位相比較器 ４ ループフィルタ ５ 電圧制御発振器（ＶＣＯ） ６ 加算器 ７ ＲＯＭ ８ Ｄ／Ａ変換器 ９ ローパスフィルタ（ＬＰＦ） １０ 三角波変換回路 １１ 直線補間回路 １２ コンパレータ １３、１４ サンプルホールド回路 １５ 積分器 １６ ＰＬＬ回路 １７ 周波数シンセサイザ １８ 帯域フィルタ １９ 乗算器
Claims (6)
- 【請求項１】 任意の周波数の信号を発生させる周波数
シンセサイザにおいて、入力される数値と前回の加算結
果とを加算する加算器と、この加算器の出力を三角波に
変換する三角波変換回路と、この三角波変換回路の出力
をアナログ電圧に変換するＤ／Ａ変換回路と、このＤ／
Ａ変換回路の出力を時間的に直線補間する直線補間回路
と、この直線補間回路の出力をある値と比較しその大小
により２値の電圧を発生するコンパレータとを備えるこ
とを特徴とする周波数シンセサイザ。 - 【請求項２】 前記三角波変換回路は、前記加算器の出
力の最上位ビットと最上位ビット以外のビットのそれぞ
れとの排他的論理和を行うものであることを特徴とする
請求項１記載の周波数シンセサイザ。 - 【請求項３】 前記直線補間回路は、前記Ｄ／Ａ変換回
路の出力をサンプルホールドすると同時に、自身の出力
をもサンプルホールドし、両者の差を時間的に積分して
出力するものであることを特徴とする請求項１または２
記載の周波数シンセサイザ。 - 【請求項４】 前記コンパレータの出力に、該コンパレ
ータの出力を基準位相とする位相制御ループ回路を備え
ることを特徴とする請求項１、２または３記載の周波数
シンセサイザ。 - 【請求項５】 請求項１ないし４のうち１記載の周波数
シンセサイザの出力または直線補間回路出力をヘテロダ
イン検波して出力することを特徴とする周波数シンセサ
イザ。 - 【請求項６】 任意の周波数の信号を発生させる周波数
シンセサイザにおいて、一定の時間毎に、出力すべき波
形の位相を計算し、この位相に対応する三角波を発生さ
せ、前回発生させた三角波との間を時間的に直線補間す
ることを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198892A JPH05206732A (ja) | 1992-01-27 | 1992-01-27 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198892A JPH05206732A (ja) | 1992-01-27 | 1992-01-27 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206732A true JPH05206732A (ja) | 1993-08-13 |
Family
ID=11792972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198892A Pending JPH05206732A (ja) | 1992-01-27 | 1992-01-27 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206732A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006087059A (ja) * | 2004-09-14 | 2006-03-30 | Nippon Precision Circuits Inc | 等間隔パルス列生成装置および生成方法 |
| JP2006174303A (ja) * | 2004-12-17 | 2006-06-29 | Seiko Npc Corp | 周波数シンセサイザ及びその基準信号位相設定方法 |
| JP2006174297A (ja) * | 2004-12-17 | 2006-06-29 | Seiko Npc Corp | 周波数シンセサイザ及びその基準信号位相設定方法 |
| US7496169B2 (en) | 2004-09-14 | 2009-02-24 | Nippon Precision Circuits Inc. | Frequency synthesizer, pulse train generation apparatus and pulse train generation method |
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| JP4769985B2 (ja) * | 2004-11-26 | 2011-09-07 | エスティー‐エリクソン、ソシエテ、アノニム | ジッタ低減回路および周波数合成器 |
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| US8395429B2 (en) | 2011-03-31 | 2013-03-12 | Nihon Dempa Kogyo Co., Ltd. | Signal generating device and frequency synthesizer |
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-
1992
- 1992-01-27 JP JP1198892A patent/JPH05206732A/ja active Pending
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